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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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4.4.2. Transceiver PHY Reset Controller参数
Quartus Prime软件提供了一个用于定义和例化Transceiver PHY Reset Controller的GUI,对收发器PHY和外部PLL进行复位。
名称 | 范围 | 说明 |
---|---|---|
Number of transceiver channels | 1-1000 | 指定连接到Transceiver PHY Reset Controller IP core的通道数量。范围的上限由FPGA体系结构决定。 |
Number of TX PLLs | 1-1000 | 指定连接到Transceiver PHY Reset Controller IP core的TX PLL数量。 |
Input clock frequency | 1-500 MHz | Transceiver PHY Reset Controller IP core的输入时钟。输入时钟的频率单位为MHz。输入时钟频率的上限是时序收敛中达到的频率。 |
Synchronize reset input | On /Off | On时,Transceiver PHY Reset Controller首先将复位(reset)同步到Transceiver PHY Reset Controller输入时钟,然后再将其驱动到内部复位逻辑中。Off时,复位输入不被同步。 |
Use fast reset for simulation | On /Off | On时,Transceiver PHY Reset Controller使用减少的复位计数器进行仿真。 |
Separate interface per channel/PLL | On /Off | On时,Transceiver PHY Reset Controller为每个通道和PLL提供了一个单独的复位接口。 |
TX PLL | ||
Enable TX PLL reset control | On /Off | On时,Transceiver PHY Reset Controller IP core使能TX PLL的复位控制。Off时,TX PLL复位控制被禁用。 |
pll_powerdown duration | 1-999999999 | 以ns为单位指定PLL断电周期的持续时间。该值被四舍五入到最接近的时钟周期。默认值是1000ns。 |
Synchronize reset input for PLL powerdown | On /Off | On时,Transceiver PHY Reset Controller将PLL powerdown reset同步到Transceiver PHY Reset Controller输入时钟。Off时,PLL powerdown reset不被同步。 |
TX Channel | ||
Enable TX channel reset control | On /Off | On时,Transceiver PHY Reset Controller使能TX复位的控制逻辑和相关状态信号。Off时,禁用TX复位控制和状态信号。 |
Use separate TX reset per channel | On /Off | On时,每个TX通道均有一个单独的复位。Off时,Transceiver PHY Reset Controller对所有通道使用一个共享的TX复位控制器。 |
TX digital reset mode | Auto, Manual, Expose Port | 指定pll_locked信号被置低时的Transceiver PHY Reset Controller的行为。可用模式如下:
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tx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其它选通条件被移除后,继续置位rx_analogreset的时间。该值被四舍五入到最接近的时钟周期。
注: Model 1要求此参数设为70 µs。选择Arria 10 Default Settings预置(preset)。
|
tx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后继续置位tx_digitalreset的时间。该值取整为最接近的时钟周期。
注: Model 1要求该参数被设置为70 µs。选择<Device> Default Settings预置(preset)。Model 2的默认值为20 ns。
|
pll_locked input hysteresis | 0-999999999 | 使用ns指定添加到pll_locked状态输入的迟滞量来过滤pll_locked信号杂散的不可靠的置位。0值不会增加滞带。较高值过滤pll_locked信号上的毛刺。英特尔建议迟滞量要比treq = 70 μs长。 |
RX Channel | ||
Enable RX channel reset control | On /Off | 使能时,IP使能RX复位信号的控制逻辑和状态信号。 |
Use separate RX reset per channel | On /Off | On时,每个RX通道均有一个独立的复位输入。Off时,所有通道共享一个RX复位控制器。 |
RX digital reset mode | Auto, Manual, Expose Port | 指定PLL锁定信号置低时的收发器PHY复位控制器的行为。可用模式如下:
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rx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后继续置位rx_analogreset的时间。该值取整为最靠近的时钟周期。默认值为40 ns。
注: Model 1要求该值被设置为70 µs。选择<Device> Default Settings预置。
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rx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其它选通条件被移除后继续置位rx_digitalreset的时间。该值被四舍五入到最接近的时钟周期。默认值是4000 ns。 |