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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.15.2.3. PRBS软核累加器
Pseudo Random Binary Sequence (PRBS,伪随机二进制序列)软核累加器与收发器通道中的硬核PRBS块协同使用。 本节介绍可添加到Native PHY IP core的软核逻辑。要使能该选项,请在Native PHY IP Parameter Editor中开启Enable PRBS Soft Accumulators选项。
PRBS软核累加器有3个控制比特(Enable,Reset和Snapshot)和一个状态比特(PRBS Done)。
- Enable比特—用于打开累加逻辑。该位还用于选择性错误累加以暂停序列。
- Reset比特—复位PRBS多项式以及比特和错误累加器。如果使用独立通道快照,该比特还可复位快照寄存器。
- Snapshot波特—同时采集已累加比特的当前值和错误。从而中和因使用Avalon存储器映射接口增加的读取时间所产生的影响。采集快照可提供相关比特特定时间内的确切错误计数。
- PRBS Done比特—表示PRBS检查器具有足够时间锁定到输入码型。
例如,要随时采集累加的错误并将其回读,需要执行如下操作。
- 执行执行动态重配置的步骤中的步骤1到步骤7的必要步骤。
- 对地址0x300执行一个read-modify-write操作,并将比特0设置成1'b1。此操作使能错误和比特计数器。
- 要采集特定实例中的累加错误,需对地址0x300执行read-modify-write操作,并将比特2设置成1'b1。在此过程中对错误计数器快照并将值存储在错误计数寄存器中。
- 采集快照后,需从相应错误寄存器0x301到0x307进行读取,以读取累加的错误数量。
- 要复位比特和错误累加器,可以对地址0x300位1执行一次read-modify-write操作。
- 执行执行动态重配置的步骤中的步骤9到步骤12的必要步骤。
注: 可使能错误和比特计数器(0x300[0])并在不同时间采集累加比特和错误。只要设置了计数器使能比特,错误计数寄存器和比特计数寄存器就更新为最新计数器值。
使用硬核PRBS模块时,可使用PRBS软核累加器计算所累加比特和错误的数量。PRBS软核累加器是基于字的计数器。从PRBS软核累加器中读取的值表示已计数字的数量。因此,为了获得总累加比特,用户需要将通过计数[49:0]寄存器读取的值和PCS-PMA接口的宽度相乘。对于Accumulated error count [49:0]寄存器,只要字中存在比特错误(某个字的其中一个比特错误或某个字的所有比特错误),都将计数一次。因此,Accumulated error count [49:0]寄存器无法提供完全的位错误计数。对于每个计数,完全位错误的范围可从1到PCS-PMA接口宽度。
有关使用硬核PRBS块的详细信息,请参阅“使用数据码型生成器和检查器”部分。
地址 | 类型 | 名称 | 说明 |
---|---|---|---|
0x300[0] | RW | Counter enable (enables both error and bit counters) | 计数器使能(使能错误和比特计数器) |
0x300[1] | RW | Reset | 复位错误累加器 |
0x300[2] | RW | Error Count Snapshot | 快照采集当时实例中的已累加比特和错误的当前值 |
0x300[3] | RO | PRBS Done | 置位PRBS Done时表示验证器已采集了连续的PRBS码型,且多项式首次传递已完成 |
0x301[7:0] | RO | Accumulated error count [7:0] | 已累加的错误计数[7:0] |
0x302[7:0] | RO | Accumulated error count [15:8] | 已累加的错误计数[15:8] |
0x303[7:0] | RO | Accumulated error count[23:16] | 已累加的错误计数[23:16] |
0x304[7:0] | RO | Accumulated error count [31:24] | 已累加的错误计数[31:24] |
0x305[7:0] | RO | Accumulated error count [39:32] | 已累加的错误计数[39:32] |
0x306[7:0] | RO | Accumulated error count [47:40] | 已累加的错误计数[47:40] |
0x307[1:0] | RO | Accumulated error count [49:48] | 已累加的错误计数[49:48] |
0x30D[7:0] | RO | Accumulated bit pass through count[7:0] | 已累加的比特通过计数[7:0] |
0x30E[7:0] | RO | Accumulated bit pass through count[15:8] | 已累加的比特通过计数[15:8] |
0x30F[7:0] | RO | Accumulated bit pass through count[23:16] | 已累加的比特通过计数[23:16] |
0x310[7:0] | RO | Accumulated bit pass through count[31:24] | 已累加的比特通过计数[31:24] |
0x311[7:0] | RO | Accumulated bit pass through count[39:32] | 已累加的比特通过计数[39:32] |
0x312[7:0] | RO | Accumulated bit pass through count[47:40] | 已累加的比特通过计数[47:40] |
0x313[1:0] | RO | Accumulated bit pass through count[49:48] | 已累加的比特通过计数[49:48] |
注: 使用软和PRBS累加器时,英特尔建议禁用字节串行器和解串器模块。使能字节串行器和解串器模块时,所计算的比特数量会因以半速率运行的时钟而减半。