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2.2.1. 选择和实例化PHY IP Core
2.2.2. PHY IP Core的配置
2.2.3. 生成PHY IP Core
2.2.4. PLL IP Core的选择
2.2.5. 配置PLL IP Core
2.2.6. PLL IP Core的生成
2.2.7. 复位控制器(Reset Controller)
2.2.8. 创建重配置逻辑
2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller
2.2.10. 连接数据通路(Connect Datapath)
2.2.11. 模拟参数设置
2.2.12. 编译设计
2.2.13. 验证设计功能性
2.7.1. PIPE的收发器通道数据通路
2.7.2. 支持的PIPE特性
2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL
2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. 用于PIPE的fPLL IP参数内核设置
2.7.7. 用于PIPE的ATX PLL IP参数设置
2.7.8. 用于PIPE的Native PHY IP端口
2.7.9. 用于PIPE的fPLL端口
2.7.10. 用于PIPE的ATX PLL端口
2.7.11. 如何对PIPE配置布局通道
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules)
2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. 增强的PCS FIFO操作
2.9.1.5. TX数据比特滑移(TX Data Bitslip)
2.9.1.6. TX数据极性反转
2.9.1.7. RX数据比特滑移(RX Data Bitslip)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移(RX Bit Slip)
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转(RX Bit Reversal)
2.9.2.6. RX字节反转(RX Byte Reversal)
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. Rate Match FIFO Basic (Double Width)模式
2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder)
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在Basic模式下使能低延迟
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性反转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转(TX Byte Reversal)
2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则
2.9.2.17. Basic,速率匹配配置的Basic的Native PHY IP参数设置
6.1. 重新配置通道和PLL块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置Profile
6.5. 嵌入式重配置Streamer
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP核指导型重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 动态重配置接口跨多个IP块合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Cyclone® 10 GX收发器寄存器映射
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.8.3. CPRI的手动模式下的字对齐器
在CPRI (Manual)中配置字对齐器时,字对齐器会对特定对齐字符解析输入数据流。rx_digitalreset置低后,置位rx_std_wa_patternalign会触发字对齐器查找已接收数据流中的预定义字对齐码型或其补码。值得注意的是,Manual模式下的字对齐器的行为会根据PCS-PMA接口宽度的不同而以不同的方式运行。
PCS-PMA接口宽度 | rx_std_wa_patternalign行为 | rx_syncstatus行为 | rx_patterndetect行为 |
---|---|---|---|
10 | 电平敏感 | 一个并行时钟周期(检测到三个控制码型时) | 一个并行时钟周期 |
20 | 边沿敏感 | 保持置位,直到rx_std_wa_patternalign的下一个上升沿 | 一个并行时钟周期 |
PCS-PMA Width = 10
当PCS-PMA接口宽度为10时,如果rx_std_wa_patternalign保持置位,那么在一个不同字边界中的初始字对齐之后找到的3个连续字对齐码型会导致字对齐器重新同步到这一新的字边界;rx_std_wa_patternalign是电平敏感的。如果置低rx_std_wa_patternalign,那么字对齐器即使在新的字边界中找到对齐码型时也会保持当前的字边界。当字对齐器与新的字边界同步时, rx_patterndetect和rx_syncstatus被置位一个并行时钟周期。
PCS-PMA Width =20
当PMA-PCS宽度为20时,在一个不同字边界中初始对齐之后找到的任何对齐码型都会导致字对齐器在rx_std_wa_patternalign的上升沿重新同步到这个新的字边界; rx_std_wa_patternalign是边沿敏感的。字对齐器将保持当前字边界,直到rx_std_wa_patternalign的下一个上升沿。当字对齐器与新的字边界同步时, rx_patterndetect将置位一个并行时钟周期,并且rx_syncstatus将保持置位,直到rx_std_wa_patternalign的下一个上升沿。
图 70. 手动对齐模式下的字对齐器波形
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