Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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3.11.1.1. 单通道x1 non-bonded配置的实现

在×1 non-bonded配置中,PLL源位于收发器bank,且x1时钟网络被用于分配从PLL到发送器通道的时钟。

对于单通道设计,使用PLL对收发器通道提供时钟。

图 135. 单通道x1 non-bonded配置的PHY IP核和PLL IP核连接实例


要实现该配置,请例化1个PLL IP核和1个PHY IP核并将它们如上图所示连接起来。

实现单通道x1 non-bonded配置的步骤

  1. 对设计中需要使用的PLL IP核(ATX PLL、fPLL或CMU PLL)进行例化。
  2. 使用IP Parameter Editor配置PLL IP核。
    • 对于ATX PLL IP核,不要包含Master CGB。
    • 对于fPLL IP核,请将PLL反馈操作模式设置为direct。
    • 对于CMU PLL IP核,请指定参考时钟和数据速率。不需要特殊配置规则。
  3. 使用IP Parameter Editor配置Native PHY IP核。
    • Native PHY IP Core TX Channel bonding mode设置为Non Bonded
  4. PLL IP核连接到Native PHY IP核。将PLL的tx_serial_clk输出端口连接到相应的Native PHY IP核tx_serial_clk0输入端口。该端口表示通道的本地CGB的输入。PLL的tx_serial_clk表示由PLL生成的高速串行时钟。