Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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文档目录

3.11. PLL和时钟网络的使用

Cyclone® 10 GX器件中,Native PHY IP核未集成PLL。所以必须单独例化PLL IP核。不同于以前的器件系列,PLL合并不再由Quartus Prime执行。从而在设计过程中获得更高的控制性,透明度和灵活性。具体表现为可指定通道配置和PLL用途。