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2.2.1. 选择和实例化PHY IP Core
2.2.2. PHY IP Core的配置
2.2.3. 生成PHY IP Core
2.2.4. PLL IP Core的选择
2.2.5. 配置PLL IP Core
2.2.6. PLL IP Core的生成
2.2.7. 复位控制器(Reset Controller)
2.2.8. 创建重配置逻辑
2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller
2.2.10. 连接数据通路(Connect Datapath)
2.2.11. 模拟参数设置
2.2.12. 编译设计
2.2.13. 验证设计功能性
2.7.1. PIPE的收发器通道数据通路
2.7.2. 支持的PIPE特性
2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL
2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. 用于PIPE的fPLL IP参数内核设置
2.7.7. 用于PIPE的ATX PLL IP参数设置
2.7.8. 用于PIPE的Native PHY IP端口
2.7.9. 用于PIPE的fPLL端口
2.7.10. 用于PIPE的ATX PLL端口
2.7.11. 如何对PIPE配置布局通道
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules)
2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. 增强的PCS FIFO操作
2.9.1.5. TX数据比特滑移(TX Data Bitslip)
2.9.1.6. TX数据极性反转
2.9.1.7. RX数据比特滑移(RX Data Bitslip)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移(RX Bit Slip)
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转(RX Bit Reversal)
2.9.2.6. RX字节反转(RX Byte Reversal)
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. Rate Match FIFO Basic (Double Width)模式
2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder)
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在Basic模式下使能低延迟
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性反转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转(TX Byte Reversal)
2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则
2.9.2.17. Basic,速率匹配配置的Basic的Native PHY IP参数设置
6.1. 重新配置通道和PLL块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置Profile
6.5. 嵌入式重配置Streamer
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP核指导型重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 动态重配置接口跨多个IP块合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Cyclone® 10 GX收发器寄存器映射
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.1. Gigabit Ethernet (GbE) and GbE with IEEE 1588v2
Gigabit Ethernet (GbE)是一种高速局域网技术,可提供大约1 Gbps的数据传输速率。 GbE建立在以太网协议之上,但速度比快速以太网提高了十倍。 IEEE 802.3将GbE定义为一种中间(转换)层,与Gigabit Ethernet系统中的各种物理介质与介质访问控制(MAC)进行连接。Gigabit Ethernet PHY屏蔽MAC层以免受底层介质的特定性质带来的影响,并分为三个子层,如下图所示。
图 31. GbE PHY到IEEE 802.3 MAC和RS的连接
图 32. GbE,GbE with IEEE 1588v2的1250 Mbps收发器通道数据通路和时钟
注: Native PHY仅支持基本PCS功能。 Native PHY不支持自动协商状态机,冲突检测和载波侦听。如果需要,则必须在FPGA架构或外部电路中实现这些功能。
GbE with IEEE 1588v2
GbE with IEEE 1588v2提供了一种用于同步网络设备的标准方法。为了提高性能,协议将从时钟与主时钟同步,这样所有设备中的事件和时间戳都会同步。该协议使能了异构系统,包括各种固有精度的时钟,分辨率和稳定性,以与主时钟(grandmaster clock)同步。
对于GbE with IEEE 1588v2,TX FIFO和RX FIFO被设置成register_fifo模式。