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2.2.1. 选择和实例化PHY IP Core
2.2.2. PHY IP Core的配置
2.2.3. 生成PHY IP Core
2.2.4. PLL IP Core的选择
2.2.5. 配置PLL IP Core
2.2.6. PLL IP Core的生成
2.2.7. 复位控制器(Reset Controller)
2.2.8. 创建重配置逻辑
2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller
2.2.10. 连接数据通路(Connect Datapath)
2.2.11. 模拟参数设置
2.2.12. 编译设计
2.2.13. 验证设计功能性
2.7.1. PIPE的收发器通道数据通路
2.7.2. 支持的PIPE特性
2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL
2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. 用于PIPE的fPLL IP参数内核设置
2.7.7. 用于PIPE的ATX PLL IP参数设置
2.7.8. 用于PIPE的Native PHY IP端口
2.7.9. 用于PIPE的fPLL端口
2.7.10. 用于PIPE的ATX PLL端口
2.7.11. 如何对PIPE配置布局通道
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules)
2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. 增强的PCS FIFO操作
2.9.1.5. TX数据比特滑移(TX Data Bitslip)
2.9.1.6. TX数据极性反转
2.9.1.7. RX数据比特滑移(RX Data Bitslip)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移(RX Bit Slip)
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转(RX Bit Reversal)
2.9.2.6. RX字节反转(RX Byte Reversal)
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. Rate Match FIFO Basic (Double Width)模式
2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder)
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在Basic模式下使能低延迟
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性反转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转(TX Byte Reversal)
2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则
2.9.2.17. Basic,速率匹配配置的Basic的Native PHY IP参数设置
6.1. 重新配置通道和PLL块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置Profile
6.5. 嵌入式重配置Streamer
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP核指导型重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 动态重配置接口跨多个IP块合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Cyclone® 10 GX收发器寄存器映射
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.2.2. PLL反馈补偿绑定模式的实现
在该绑定模式中,xN绑定模式的通道跨度限制被移除。通过将所有通道划分成多个绑定组而实现。
图 141. PLL反馈补偿绑定的PHY IP核和PLL IP核连接
数据速率受x6网络速度限制。使用PLL反馈补偿绑定的缺点在于会消耗较多PLL资源。每个收发器bank消耗一个PLL和一个主CGB。
PLL反馈补偿绑定模式中,N计数器(参考时钟分频器)被旁路,以确保绑定组中PLL间的参考时钟偏斜最小化。因为N计数器被旁路,所以PLL参考时钟对于任何给定的数据速率都有一个固定值。
PLL IP Core Parameter Editor窗口的PLL reference clock frequency下拉菜单中显示所需的数据速率。
实现一个PLL反馈补偿绑定配置的步骤
- 例化要在设计中使用的PLL IP核(ATX PLL或fPLL)。因为CMU PLL不能驱动主CGB,所以本实例中仅可使用ATX PLL或 fPLL。
- 使用IP Parameter Editor配置PLL IP核。
- 如果使用ATX PLL,需进行下列配置设置:
- Master Clock Generation Block Tab下
- 使能Include Master Clock Generation Block。
- 选择ON, 开启Enable Bonding Clock output ports。
- 选择ON,开启Enable feedback compensation bonding。
- Dynamic Reconfiguration Tab下
- 选择ON,开启Enable dynamic reconfiguration。
- Master Clock Generation Block Tab下
- 如果使用fPLL,需要进行下列配置设置:
- PLL Tab下
- 将PLL Feedback type设置为feedback compensation bonding。
- Master Clock Generation Block Tab下
- 选择ON, 开启Enable Bonding Clock output ports。
- Dynamic Reconfiguration Tab下
- 选择ON,开启Enable Dynamic Reconfiguration。
- PLL Tab下
- 如果使用ATX PLL,需进行下列配置设置:
- 使用IP Parameter Editor配置Native PHY IP核
- 将Native PHY IP core TX Channel bonding mode设置为 PMA bonding或者PMA/PCS bonding。
- 选择ON,开启Enable Dynamic Reconfiguration。
- 创建一个顶层封装,以连接PLL IP核和Native PHY IP核。
- 该情况下,PLL IP核具有宽度[5:0]的tx_bonding_clocks输出总线。
- Native PHY IP核具有的tx_bonding_clocks输入总线宽为[5:0]乘以收发器bank中的通道数(收发器bank中6个通道)。
- 不同于x6/xN bonding模式,该模式下,PLL应该被多次例化。(每个收发器bank需要一个PLL作为bonded组的一部分。)为所使用的每个收发器bank例化一个PLL。
- 将来自每个PLL的tx_bonding_clocks输出连接到相同收发器bank中最多6个通道。
- 通过复制PLL[5:0]的输出,连接PLL IP核和PHY IP核,以获得绑定组中使用的收发器通道数。
上电校准后重新校准PLL的步骤
- 动态重配置PLL将主CGB反馈改为PLL反馈。
- 对于ATX PLL,Read-Modify-Write 0x1对应ATX PLL的偏移地址0x110[2]。
- 对于fPLL,Read-Modify-Write 0x1对应fPLL偏移地址0x126[0]。
- 重新校准PLL。
- 重新校准完成后,请确保PLL完成锁定。动态重配置PLL以将反馈更改为主CGB。
- 对于ATX PLL,Read-Modify-Write 0x0对应ATX PLL的偏移地址0x110[2]。
- 对于fPLL,Read-Modify-Write 0x0对应fPLL的偏移地址0x126[0]。
- 重新校准由ATX PLL或fPLL驱动的全部绑定通道的TX PMA。
注: 对于10通道实例,两个ATX PLL被例化。Native PHY IP核中tx_bonding_clocks的6个通道被连接到首个ATX PLL,其余4个通道被连接到第二个ATX PLL的tx_bonding_clock输出。