Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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5.3.2.7.1. RX FIFO低延迟模式

低延迟模式与FPGA架构连接时,会产设个2到3个延迟周期。尽可能使FIFO空阈值和FIFO满阈值更接近,以减小FIFO 深度,从而缩短延迟时间。