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2.2.1. 选择和实例化PHY IP Core
2.2.2. PHY IP Core的配置
2.2.3. 生成PHY IP Core
2.2.4. PLL IP Core的选择
2.2.5. 配置PLL IP Core
2.2.6. PLL IP Core的生成
2.2.7. 复位控制器(Reset Controller)
2.2.8. 创建重配置逻辑
2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller
2.2.10. 连接数据通路(Connect Datapath)
2.2.11. 模拟参数设置
2.2.12. 编译设计
2.2.13. 验证设计功能性
2.7.1. PIPE的收发器通道数据通路
2.7.2. 支持的PIPE特性
2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL
2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. 用于PIPE的fPLL IP参数内核设置
2.7.7. 用于PIPE的ATX PLL IP参数设置
2.7.8. 用于PIPE的Native PHY IP端口
2.7.9. 用于PIPE的fPLL端口
2.7.10. 用于PIPE的ATX PLL端口
2.7.11. 如何对PIPE配置布局通道
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules)
2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. 增强的PCS FIFO操作
2.9.1.5. TX数据比特滑移(TX Data Bitslip)
2.9.1.6. TX数据极性反转
2.9.1.7. RX数据比特滑移(RX Data Bitslip)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移(RX Bit Slip)
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转(RX Bit Reversal)
2.9.2.6. RX字节反转(RX Byte Reversal)
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. Rate Match FIFO Basic (Double Width)模式
2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder)
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在Basic模式下使能低延迟
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性反转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转(TX Byte Reversal)
2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则
2.9.2.17. Basic,速率匹配配置的Basic的Native PHY IP参数设置
6.1. 重新配置通道和PLL块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置Profile
6.5. 嵌入式重配置Streamer
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP核指导型重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 动态重配置接口跨多个IP块合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Cyclone® 10 GX收发器寄存器映射
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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4.4.2. 收发器PHY复位控制器参数
Quartus Prime软件提供了一个GUI来定义和例化收发器PHY复位控制器以复位收发器PHY和外部PLL。
名称 | 范围 | 说明 |
---|---|---|
Number of transceiver channels | 1-N | 指定连接收发器PHY复位控制器IP核的通道数。范围的最高限度N由FPGA体系结构决定。 |
Number of TX PLLs | 1-N | 指定连接到收发器PHY复位控制器IP核的TX PLL数量。 |
Input clock frequency | 1-500 MHz | 到收发器PHY复位控制器IP核的输入时钟。输入时钟的频率以MHz为单位。输入时钟频率的上限在时序收敛中实现。 |
Synchronize reset input | On /Off | 为On时,收发器PHY复位控制器先将复位同步到收发器PHY复位控制器输入时钟,然后将其驱动到内部复位逻辑。为Off时,复位输入不同步。 |
Use fast reset for simulation | On /Off | 为On时,收发器PHY复位控制器使用减少的复位计数器进行仿真。 |
Separate interface per channel/PLL | On /Off | 选择On时,收发器PHY复位控制器为每个通道和PLL提供了一个单独的复位接口。 |
TX PLL | ||
Enable TX PLL reset control | On /Off | 为On时,收发器PHY复位控制器IP内核使能TX PLL的复位控制。为Off时,TX PLL复位控制被禁用。 |
pll_powerdown duration | 1-999999999 | 以ns为单位指定PLL断电周期的持续时间。该值被舍入到最接近的时钟周期。默认值是1000ns。 |
Synchronize reset input for PLL powerdown | On /Off | 为On时,收发器PHY复位控制器将PLL断电复位与收发器PHY复位控制器输入时钟同步。当为Off时,PLL断电复位不被同步。 |
TX Channel | ||
Enable TX channel reset control | On /Off | 为On时,收发器PHY复位控制器使能TX复位的控制逻辑和相关状态信号。为Off时,禁用TX复位控制和状态信号。 |
Use separate TX reset per channel | On /Off | 为On时,每个TX通道均有一个单独的复位。为Off时,收发器PHY复位控制器对所有通道使用一个共享TX复位控制器。 |
TX digital reset mode | Auto, Manual, Expose Port | 解除置位pll_locked信号时,指定收发器PHY复位控制器行为。可用模式如下:
|
rx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其他选通条件被移除后,继续置位tx_analoglreset的时间。该值被舍入到最接近的时钟周期。
注: Model 1要求其设置为70 µs。选择 Cyclone® 10 GX Default Settings预设。
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tx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后,继续置位 tx_digitalreset的时间。该值被舍入到最接近的时钟周期。
注: Model 1要求该值被设置为70 µs。选择 Cyclone® 10 GX Default Settings预设。Model 2的默认值为20 ns。
|
pll_locked input hysteresis | 0-999999999 | 以ns为单位指定添加到pll_locked状态输入的迟滞量以过滤pll_locked信号中杂散,不稳定的置位。值0不会增加迟滞。较高值会过滤pll_locked信号上的毛刺。Intel建议迟滞的时间量长于tpll_lock_max_time。 |
RX Channel | ||
Enable RX channel reset control | On /Off | 为On时,每个RX通道均有一个独立的复位输入。当为Off时,每个RX通道对所有通道使用一个共享的RX复位输入。换言之,如果其中一个RX通道未被锁定,那么所有其他RX通道将会保持复位状态,直到所有RX通道被锁定。数字复位保持置位,直到所有RX通道获得锁定。 |
Use separate RX reset per channel | On /Off | 为On时,每个RX通道均有一个独立的复位输入。当为Off时,对所有通道使用一个共享的RX复位控制器。 |
RX digital reset mode | Auto, Manual, Expose Port | 指定收发器PHY复位控制器在PLL锁定信号被解除置位时的行为。可用模式如下:
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rx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后继续置位rx_analogreset的时间。该值舍入到最接近的时钟周期。默认值为40 ns。
注: Model 1要求该值被设置为70 µs。选择 Cyclone® 10 GX Default Settings预设。
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rx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其它选通条件被移除后,继续置位rx_digitalreset的时间。该值被舍入到最接近的时钟周期。默认值是4000 ns。 |