Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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6.4. 多个重配置Profile

可以选择性在相同NativePHY IP和/或ATX PLL IP Parameter Editor中使能多种配置或profile执行动态重配置。 它支持IP Parameter Editor创建、存储和分析多种配置或profile的参数设置。

使能多种重配置profile功能时,Native PHY和/或ATX PLL IP核可以所需格式(SystemVerilog封装、MIF或C头文件)生成所有profile的有配置文件。该配置文件位于IP实例的<IP instance name>/reconfig/子文件夹中,且文件名中添加了配置profile索引。例如:Profile 0的配置文件存储在<filename_CFG0.sv>。Quartus Prime Timing Analyzer包含用于所有配置的基于初始和目标profile的必要时序路径。还可生成仅包含多个配置设置档间不同属性的简化配置文件。一次最多为Native PHY/ATX PLL IP核的每个实例创建8个重配置profile(Profile 0到Profile 7)。

在收发器Native PHY IP Parameter Editor的Dynamic Reconfiguration选项卡中使能功能Include PMA Analog settings in configuration files后,可选择性支持Native PHY IP核将PMA模拟设置包含与配置文件中。默认情况下该功能为禁用。使能该功能,将Native PHY IP Parameter Editor Analog PMA settings(Optional)选项卡中指定的PMA模拟设置添加到配置文件。即使在Native PHY IP Parameter Editor中使能了该选项,而编译静态设计时仍必须对模拟设置指定QSF约束。Native PHY IP Parameter Editor中选择的模拟设置仅用于包括所选配置文件中的设置及其从属设置。请参阅模拟参数设置章节了解关于模拟设置QSF约束的详细信息。

请参阅执行动态重配置的步骤了解通过多个重配置profile使能使用IP指导型重配置流程进行动态重配置的完整步骤列表。

Quartus Prime Timing Analyzer Timing Analyzer仅包括所有profile的必要PCS时序路径。要执行PMA重配置,例如:TX PLL切换、CGB分频器切换或参考时钟切换,则必须使用执行动态重配置的步骤中描述的流程。请参阅时序收敛建议了解关于使能多个profile和运行时序分析的更多详细信息。

可使用多个重配置profile功能,而无需使用嵌入式重配置streamer功能。单独使用多个重配置profile功能时,必须写入用户逻辑,从而在从一个profile移动到另一profile时,对profile间不相同的所有条目进行重配置。

注: 必须确保Native PHY IP和ATX PLL IP Parameter Editor中任何profile不出现误信息,否则,IP生成将会失败。Native PHY IP核和ATX PLL IP仅动态验证当前有效profile。例如,如果将含有错位的profile存储到Native PHY IP或ATX PLL IP Parameter Editor中,并加载另一个无任何错误信息的profile,则错误信息将会在IP中消失。随后仍可进行IP生成,但生成终将失败。