Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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3.5. FPGA架构-收发器接口时钟

FPGA架构-收发器接口包含从FPGA架构到收发器的时钟信号和从收发器到FPGA架构的时钟信号。这些时钟信号使用FPGA内核中的全局(GCLK),区域(RCLK)和外设(PCLK)时钟网络。如果将全局信号设置为Off,则不会选择上述时钟网络。相反,会直接从收发器和FPGA架构间的本地路由中进行选择。

发送器通道将并行输出时钟tx_clkout转发到FPGA架构,以便对发送器数据和控制信号提供时钟。接收器通道将并行输出时钟rx_clkout转发到FPGA架构,以便对从接收器到FPGA架构的数据和状态信号提供时钟。基于接收器通道配置,并行输出时钟会从接收器串行数据或rx_clkout时钟恢复(不带有速率匹配器的配置中)或从tx_clkout时钟恢复(带有速率匹配器的配置中)。

图 125. FPGA架构-收发器接口时钟

tx_clkoutrx_clkout的分频版分别可用作tx_pma_div_clkoutrx_pma_div_clkout

tx_pma_div_clkoutrx_pma_div_clkout的输出频率可以为下列的其中之一:

  • 分别对应tx_clkoutrx_clkout的分频版,其中可用的分频比率为1和2。
  • 串行器时钟的分频版,其中可用的分频比率为33、40和66。

可使用这些时钟通过在双宽度模式下操作TX和RX FIFO来满足内核时序,因此可将PCS处到/从FPGA接口所需的时钟频率减少一半。使用强化PCS Gearbox时,这些时钟也可用于对TX和RX FIFO的内核侧提供时钟。

例如,如果使用比率为66:40的Enhanced PCS Gearbox,则可使用分频比率为33的tx_pma_div_clkout对TX FIFO的写入侧提供时钟,以取代使用PLL生成所需的时钟频率,或使用一个外部时钟源。