Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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6.13. 端口和参数

重配置接口集成于Native PHY实例和TX PLL实例中。请点击Tools > IP Catalog例化Qsys中的Native PHY和TX PLL IP核。 可使用特定IP核参数编辑器为相应IP核定义参数。 要显示重配置接口的端口,请在参数化IP核期间使能Enable dynamic reconfiguration

参数化IP核期间,可打开Share reconfiguration interface,在所有通道中共享重配置接口。该选项使能后,IP核提供一个动态配置所有通道的单重配置接口。地址位[9:0]提供所选通道中重配置空间的寄存器地址。重配置地址中的剩余地址位指定所选逻辑通道。例如,如果Native PHY IP实例中有4个通道,则reconfig_address[9:0]指定地址,而reconfig_address[11:10]是二进制编码以指定这4个通道。例如,reconfig_address[11:10]中的2'b01指定逻辑通道1。

下图显示Native PHY IP核为4个通道进行配置且Share reconfiguration interface选项被使能时,可用的信号。

图 213. 共享Native PHY重配置接口时的可用信号
表 173.  共享Native PHY重配置接口时的重配置接口端口使能Share reconfiguration interface时的重配置接口端口。<N>代表通道数。
端口名称 方向 时钟域 说明
reconfig_clk Input N/A Avalon时钟。时钟频率是100-125 MHz。
reconfig_reset Input reconfig_clk 复位Avalon接口。通过异步以置位,同步以解除置位。
reconfig_write Input reconfig_clk 写使能信号。信号为高电平有效。
reconfig_read Input reconfig_clk 读使能信号。信号为高电平有效。
reconfig_address[log2<N>+9:0] Input reconfig_clk 地址总线。较低10位指定地址,较高位指定通道。
reconfig_writedata[31:0] Input reconfig_clk 32位数据写总线。reconfig_address标示将要被写入的地址。
reconfig_readdata[31:0] Output reconfig_clk 32位数据读总线。读操作后有效数据将置于此总线。在reconfig_waitrequest由高电平变为低电平后,信号有效。
reconfig_waitrequest Output reconfig_clk 标示Avalon接口处于忙状态的1位信号。保持Avalon命令的置位状态直到接口已准备进行读/写传输。Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE功能是否使能决定该信号的行为。请参阅仲裁部分了解更多详细信息。

关闭Share reconfiguration interface时,Native PHY IP核对每个通道提供一个独立重配置接口。例如,当未共享重配置接口到四通道Native PHY IP实例时,reconfig_address[9:0]对应逻辑通道0的重配置地址总线,reconfig_address[19:10]对应逻辑地址1的重配置地址总线,reconfig_address[29:20]对应逻辑通道2的重配置地址总线,以及reconfig_address[39:30]对应逻辑通道3的重配置地址总线。

表 174.  具有独立Native PHY重配置接口的重配置接口端口禁用Share reconfiguration interface时的重配置接口端口。<N> 代表通道数。
端口名称 方向 时钟域 说明
reconfig_clk[N-1:0] Input N/A 每个通道的Avalon时钟。时钟频率是100-125 MHz。
reconfig_reset[N-1:0] Input reconfig_clk 复位用于每通道的Avalon接口。通过异步以置位,同步以解除置位。
reconfig_write[N-1:0] Input reconfig_clk 每个通道的写使能信号。该信号高电平有效。
reconfig_read[N-1:0] Input reconfig_clk 每个通道的读使能信号。该信号高电平有效。
reconfig_address[N*10-1:0] Input reconfig_clk 每个通道的 10 位地址总线。
reconfig_writedata[-1:0] Input reconfig_clk 每个通道的32位数据写总线。要写入由reconfig_address中相应地址字段所指示地址的数据。
reconfig_readdata[N*32-1:0] Output reconfig_clk 每个通道的32位数据读总线。读操作后有效数据被置于此总线。在waitrequest由高电平到低电平后,信号有效。
reconfig_waitrequest[N-1:0] Output reconfig_clk 每个通道的1位信号标示Avalon接口处于忙碌状态。将Avalon命令保持为置位状态直到接口已准备进行读/写传输。功能Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE是否使能决定该信号的行为。更多信息,请参阅仲裁部分了解详细信息。
表 175.  Avalon接口参数可在收发器Native PHY和TX PLL参数编辑器的Dynamic Reconfiguration选项卡中找到如下参数。
注: 如果任何参数选择违反合法性检查,则Native PHY和PLL IP参数编辑器将发出错误或警告信息。
参数 说明
Enable dynamic reconfiguration On / Off Native PHY和TX PLL IP参数编辑器中提供。使能重配置接口。默认为Off。此选项使能后,显示重配置接口。
Share reconfiguration interface On / Off 仅Native PHY IP参数编辑器中提供。使您能够使用单个重配置接口控制所有通道。默认为Off。如果使能,则reconfig_address最高位识别有效通道。较低的10位指定重配置地址。使用二进制编码识别有效通道(仅适用于收发器Native PHY)。如果通过多个通道配置Native PHY,则必须使能该选项。
Enable Altera Debug Master Endpoint On / Off Native PHY和TX PLL IP参数编辑器中提供。此选项使能后,Altera Debug Master Endpoint(ADME,调试主端点)被实例化,并可访问Native PHY的Avalon-MM接口。可使用带有ADME的System Console访问特定测试和调试功能。请参阅嵌入式调试功能部分了解关于ADME的更多详细信息。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE On / Off 使能后,reconfig_waitrequest将不标示使用PreSICE的AVMM仲裁状态。AVMM仲裁状态将在软状态寄存器位反映。该功能需要使能Optional Reconfiguration Logic下的Enable control and status registers功能。请参阅Arbitration了解关于该功能的更多详细信息。 请参阅Calibration章节了解关于校准的更多相信信息。
Enable capability registers On / Off Native PHY和TX PLL IP参数编辑器中提供。使能capability寄存器。这些寄存器提供关于收发器通道/PLL配置的高级信息。
Set user-defined IP identifier 用户指定 Native PHY和TX PLL IP参数编辑器中提供。设置一个用户定义的数字标识符,以便capability寄存器使能时可从user_identifier偏移读取该标识符。
Enable control and status registers On / Off Native PHY和TX PLL IP参数编辑器中提供。使能软核寄存器,通过ADME或重配置接口读取PHY/PLL接口的状态信号和写控制信号。
Enable PRBS soft accumulators On / Off 仅Native PHY IP参数编辑器中提供。使能软逻辑,以在使用硬PRBS生成器和检查器时执行PRBS位和错误累加。
Configuration file prefix 用户指定 Native PHY和TX PLL IP参数编辑器中提供。为生成配置的文件指定文件前缀。为Native PHY和PLL的每个种类,使用一个唯一的配置文件前缀。
Generate SystemVerilog package file On / Off Native PHY和TX PLL IP参数编辑器中提供。创建包含所有重配置地址当前配置数据值的SystemVerilog封装文件。默认为禁用。
Generate C header file On / Off Native PHY和TX PLL IP参数编辑器中提供。创建一个包含所有重配置地址当前配置数据值的C头文件。默认为禁用。
Generate MIF (Memory Initialize File) On / Off Native PHY和TX PLL Ip参数编辑器中提供。创建一个包所有重配置地址当前配置数据值的MIF文件。默认为禁用。
Include PMA analog settings in the configuration files On / Off 仅Native PHY IP参数编辑器中提供。使能后,IP允许对PMA的模拟设置进行配置。这些设置将会被包括于所生成的配置文件中。
注: 即使在Native PHY IP参数编辑器中使能了该选项,而编译静态设计时仍必须对模拟设置指定QSF约束。Native PHY IP参数编辑器中选择的模拟设置仅用于包括所选配置文件中的设置及其从属设置。了解模拟设置的QSF约束的详细信息,请参阅模拟参数设置章节。
Enable multiple reconfiguration profiles On / Off 仅Native PHY和ATX PLL IP参数编辑器中提供。使用Parameter Editor存储多种配置。每个profile的参数设置都在Parameter Editor的列表中。
Enable embedded reconfiguration streamer On / Off 仅Native PHY和ATX PLL IP参数编辑器中提供。将重配置streamer嵌入到Native PHY IP核,并在多个预定义配置profile之间自动执行动态重配置处理。
Generate reduced reconfiguration files On / Off 仅Native PHY IP和ATX PLL IP参数编辑器中提供。使能Native PHY IP和ATX PLL IP核以生成仅包含多个设置档之间不同属性的重配置文件。
Number of reconfiguration profiles 1至8 仅Native PHY IP参数编辑器中提供。指定多种重配置设置档被使能时,要支持的重配置profile的数量。
Selected reconfiguration profile 0至7 仅Native PHY IP和ATX PLL IP参数编辑器中提供。点击Store profile选择要存储的重配置profile。
Store configuration toselected profile N/A 仅Native PHY IP参数编辑器中提供。将当前Native PHY和ATX PLL参数设置存储到Selected reconfiguration profile参数指定的profile。
Load configuration from selected profile N/A 仅Native PHY IP和ATX PLL IP参数编辑器中提供。将当前Native PHY/ATX PLL参数设置存储到Selected reconfiguration profile参数指定的profile。
Clear selected profile N/A 仅Native PHY和ATX PLL IP参数编辑器中提供。清除Selected reconfiguration profile参数对profile指定的已存储Native PHY/ATX PLL IP参数设置。Native PHY/ATX PLL的当前参数设置profile默认为空。 换言之,一个空的profile反映Native PHY/ATX PLL当前参数设置。
Clear all profiles N/A 仅Native PHY IP和ATX PLL IP参数编辑器中提供。清除所有 profile的 Native PHY/ATX PLL IP参数设置。
Refresh selected_profile N/A 仅Native PHY IP和ATX PLL IP参数编辑器中提供。等同于按顺序单击Load configuration from selected profileStore configuration to selected profile。这一操作加载Selected reconfiguration profile参数指定的已存储profile档中的参数设置,然后将该参数存储回profile。
表 176.  动态重配置的模拟PMA设置(可选)收发器Native PHY参数编辑器的Analog PMA Settings (Optional)选项卡中有以下参数。请参阅更改 PMA模拟参数了解更多详细信息。请参阅模拟参数设置章节了解关于使用QSF约束的详细信息。
参数 说明
TX模拟PMA设置
Analog Mode(加载Intel建议的默认设置) cei_11100_lrxfp_9950 将模拟协议模式选择到预选TX管脚摆幅设置(VOD、预加重和摆率)。加载Parameter Editor中的预选值后,如需更改一个或多个独立TX管脚摆幅设置,可使能该项覆盖Intel建议的默认设置以单独修改设置。有关模拟设置的QSF约束的详细信息,请参阅模拟参数设置章节。
Override Intel-recommended Analog Mode Default settings On / Off 使能该选项覆盖Intel建议用于1个或多个TX模拟参数所选TX模拟模式的设置。
Output Swing Level (VOD) 0-31 选择发送器可编程输出差分电压摆幅。
Pre-Emphasis First Pre-Tap Polarity Fir_pre_1t_neg, Fir_pre_1t_pos 选择预加重第一预抽头的极性。
Pre-Emphasis First Pre-Tap Magnitude 0-16 选择预加重第一预抽头的幅度。
Pre-Emphasis Second Pre-Tap Polarity Fir_pre_2t_neg, Fir_pre_2t_pos 选择预加重第二预抽头的极性。
Pre-Emphasis Second Pre-Tap Magnitude 0-7 选择预加重第二预抽头的幅度。
Pre-Emphasis First Post-Tap Polarity Fir_post_1t_neg, Fir_post_1t_pos 选择预加重第一后抽头的极性。
Pre-Emphasis First Post-Tap Magnitude 0-25 选择预加重第一后抽头的幅度。
Pre-Emphasis Second Post-Tap Polarity Fir_post_2t_neg, Fir_post_2t_pos 选择预加重第二后抽头的极性。
Pre-Emphasis Second Post-Tap Magnitude 0-12 选择预加重第二后抽头的幅度。
Slew Rate Control slew_r0 — slew_r5 选择TX输出信号的摆率。有效值跨最慢至最快速率。
High-Speed Compensation Enable / Disable 使能配电网络(PDN)诱发的TX驱动器中符号间干扰(ISI)补偿。使能后,可减少由PDN诱发的ISI抖动,但会增加功耗。
On-Chip termination r_r1, r_r2 选择片上TX差分端接。
RX模拟PMA设置
Override Intel-recommended Default settings On / Off 使能该选项覆盖Intel建议的对一个或多个RX模拟参数的设置。有关模拟设置的QSF约束的详细信息,请参阅模拟参数设置章节。
CTLE (Continuous Time Linear Equalizer) mode non_s1_mode 为Continuous Time Linear Equalizer(CTLE)选择RX高增益模式(non_s1_mode)。
DC gain control of high gain mode CTLE no_dc_gain至stg4_gain7 选择高增益模式Continuous Time Linear Equalizer (CTLE) 的DC增益。
AC Gain Control of High Gain Mode CTLE radp_ctle_acgain_4s_0至radp_ctle_acgain_4s_28 当CTLE处于手动模式时,选择高增益模式连续时间线性均衡器(CTLE) 的AC增益。
Variable Gain Amplifier (VGA) Voltage Swing Select radp_vga_sel_0至radp_vga_sel_4 当CTLE块处于手动模式时,选择Variable Gain Amplifier(VGA)输出电压摆幅。