Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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5.3.2.7. RX FIFO(与Enhanced PCS和PCIe Gen2 PCS共享)

接收器侧的PCS和FPGA架构间的RX FIFO接口,可确保数据和状态信号的可靠传输。并对FPGA时钟和接收器则PCS间的相位差进行补偿。TX FIFO的深度为8,并运行于寄存器FIFO和低延迟模式。

图 202. RX FIFO结构图