Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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3.11.1.3. 多通道xN non-bonded配置实现

使用xN non-bonded配置会减少PLL资源以及所使用参考时钟源的数量。

图 137. 多通道xN non-bonded配置的PHY IP核和PLL IP核连接本实例中,使用相同PLL跨两个收发器bank驱动10个通道。

实现多通道xN non-bonded配置的步骤

  1. 可使用ATX PLL或fPLL进行多通道xN non-bonded配置。
    • 由于CMU PLL不能驱动主CGB,因此本实例中只可使用ATX PLL或fPLL。
  2. 使用IP Parameter Editor配置PLL IP核。使能Include Master Clock Generation Block
  3. 使用IP Parameter Editor配置Native PHY IP核。
    • Native PHY IP core TX Channel bonding mode设置为Non-Bonded
    • 按照设计要求设置通道数。本实例中,通道数设置为10。
  4. 创建一个顶层封装以将PLL IP核连接到Native PHY IP核。
    • 这种情况下,PLL IP核具有mcgb_serial_clk输出端口。并代表xN时钟线。
    • Native PHY IP核具有10个(本实例中)tx_serial_clk input端口。每个端口与收发器通道的本地CGB的输入相对应。
    • 如上图所示,连接PLL IP核的mcgb_serial_clk输出端口到Native PHY IP核的10个tx_serial_clk input端口。
图 138. 多通道x1/xN non-bonded实例ATX PLL IP核具有一个tx_serial_clk输出端口。可选择性将该端口用于和PLL相同收发器bank内的6个通道提供时钟。这些通道由x1网络提供时钟。收发器bank外的其余4个通道由xN时钟网络提供时钟。