仅对英特尔可见 — GUID: jok1486507296711
Ixiasoft
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3.1.4. CMU PLL
当在CMU模式中配置通道1或4中的通道PLL时,通道PLL可驱动其自身通道中的本地时钟生成模块(CGB),此后该通道就不能再被用作接收器。
收发器通道1和通道4的CMU PLL都可用于驱动同一收发器bank内的其它收发器通道。通道0、2、3和5的CDR不能被配置成CMU PLL。
对于低于6 Gbps的数据速率,必须使用本地CGB分频器(TX本地分频器因子位于收发器PHY IP中TX PMA选项卡下)。
输入参考时钟
CMU PLL的输入参考时钟可从参考时钟网络或接收器输入管脚获得。输入参考时钟是一个差分信号。对于数据速率> 10 Gbps的协议抖动合规,Intel建议使用与CMU PLL相同三元组中的专用参考时钟管脚作为输入参考时钟源。输入参考时钟必须在器件上电时保持稳定并且自由运行,以实现PLL正常操作。如果参考时钟在器件上电时不可用,就必须在参考时钟可用后重新校准PLL。请参阅校准部分获得关于PLL校准和CLKUSR时钟要求的详细信息。
参考时钟复用器(Refclk Mux)
refclk mux从各种可用的参考时钟源选择PLL的输入参考时钟。
N计数器
N计数器对refclk mux输出进行分频。N计数器分频有助于降低环路带宽或降低相位频率检测器(PFD)操作范围内的频率。可用的分频比率是1(旁路)、2、4和8。
相位频率检测器(PFD)
N计数器模块输出中的参考时钟(refclk)信号和M计数器模块输出中的反馈时钟 (fbclk) 信号被用作供应PFD的输入。PFD输出与两个输入之间的相位差异成正比。它将输入参考时钟(refclk)对齐到反馈时钟(fbclk)。当参考时钟的下降沿先于反馈时钟的下降沿出现,PFD生成一个"Up"信号。反之,当反馈时钟的下降沿先于参考时钟的下降沿出现,则PFD生成一个 "Down"信号。
电荷泵与环路滤波器(CP + LF)
电荷泵与环路滤波器使用PFD输出,以生成VCO的控制电压。电荷泵将"Up"/"Down"脉冲从PFD转换成电流脉冲。电流脉冲经过一个低通滤波器后被过滤成一个用于驱动VCO频率的控制电压。
电压控制振荡器(VCO)
CMU PLL具有一个基于VCO的环形振荡器。关于VCO频率范围,请参阅数据表。
L计数器
L计数器对CMU PLL生成的差分时钟进行分频。
M计数器
M计数器用于PFD的反馈路径。L计数器的输出被连接到M计数器。L计数器和M计数器的组合分频比率决定PFD反馈路径的总分频因子。
锁定检测器(Lock Detector,LD)
锁定检测器显示CMU PLL被锁定到所需输出的相位和频率。锁定检测器逻辑异或(XOR)"Up"/"Down"脉冲并显示M计数器输出和N计数器输出相位对齐。
参考时钟(refclk)和反馈时钟(fbclk)被发送到PCS的ppm检测器模块。为避免频率过高,有预分频器可可将频率降低。