Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
Public
文档目录

5.2.1.1.2. 寄存器(Register)模式

Register Mode会旁路FIFO功能性以消除具有严格延迟时间要求的应用的FIFO延迟不确定性。通过将FIFO的读取时钟与其写入时钟连接来实现。

Register模式下,tx_parallel_data(数据)、tx_control(标示tx_parallel_data是数据或控制字)和tx_enh_data_valid(数据有效)寄存在FIFO输出。

注: Intel建议以下列条件通过最少32个字实现FPGA架构中的软FIFO:
  • Enhanced PCS TX FIFO被设置成寄存器模式时。
  • 使用已恢复时钟驱动内核逻辑时。
  • 无软FIFO随IP Catalog一起生成时。