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2.2.1. 选择和实例化PHY IP Core
2.2.2. PHY IP Core的配置
2.2.3. 生成PHY IP Core
2.2.4. PLL IP Core的选择
2.2.5. 配置PLL IP Core
2.2.6. PLL IP Core的生成
2.2.7. 复位控制器(Reset Controller)
2.2.8. 创建重配置逻辑
2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller
2.2.10. 连接数据通路(Connect Datapath)
2.2.11. 模拟参数设置
2.2.12. 编译设计
2.2.13. 验证设计功能性
2.7.1. PIPE的收发器通道数据通路
2.7.2. 支持的PIPE特性
2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL
2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. 用于PIPE的fPLL IP参数内核设置
2.7.7. 用于PIPE的ATX PLL IP参数设置
2.7.8. 用于PIPE的Native PHY IP端口
2.7.9. 用于PIPE的fPLL端口
2.7.10. 用于PIPE的ATX PLL端口
2.7.11. 如何对PIPE配置布局通道
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules)
2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. 增强的PCS FIFO操作
2.9.1.5. TX数据比特滑移(TX Data Bitslip)
2.9.1.6. TX数据极性反转
2.9.1.7. RX数据比特滑移(RX Data Bitslip)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移(RX Bit Slip)
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转(RX Bit Reversal)
2.9.2.6. RX字节反转(RX Byte Reversal)
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. Rate Match FIFO Basic (Double Width)模式
2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder)
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在Basic模式下使能低延迟
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性反转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转(TX Byte Reversal)
2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则
2.9.2.17. Basic,速率匹配配置的Basic的Native PHY IP参数设置
6.1. 重新配置通道和PLL块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置Profile
6.5. 嵌入式重配置Streamer
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP核指导型重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 动态重配置接口跨多个IP块合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Cyclone® 10 GX收发器寄存器映射
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.7. 动态重配置的建议
关于TX PLL的建议
Intel建议如下情况时通过软寄存器控制用于fPLL的pll_powerdown:
- 将fPLL从整数模式重配置为小数模式
- 小数模式内将fPLL从一个速率重配置到另一速率
对于所有其他重新配置情况下,请勿在重配置之前或期间将PLL保持在复位状态。
跨数据速率或协议模式进行重配置时,Intel建议在PLL重新配置和重新校准期间将与PLL相关的通道发送器(模拟和数字)保持在复位状态。可使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或使用通道软寄存器实现数字和模拟复位。有关模拟复位中布局通道的详细信息,请参阅复位收发器通道章节中“Model 1:默认模型”和“Model 2:确认模型”部分。
注: 如需重配置ATX PLL,请使用TX PLL切换模式或使用局部时钟驱动器来实现新的数据速率,以防止重新校准ATX PLL。请参阅“PLL和时钟网络”章节中的"使用ATX PLL和fPLL时的发送PLL间距指南"部分了解更多详细信息。
有关通道的建议
- 跨数据速率或协议模式进行重配置时,Intel建议在通道发送器重新配置和重新校准期间将通道发送器(模拟和数字)保持在复位状态。可使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或通道软寄存器进行数字和模拟复位。有关在模拟复位中布局通道的详细信息,请参阅复位收发器通道章节中“Model 1:默认模型”和“Model 2:确认模型”部分。
- 在数据速率或者协议模式中重配置时,Intel建议在通道接收器的重配置和重校准期间将通道接收器(模拟和数字)保持在复位状态。可以使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或者将通道软寄存器用于数字和模拟复位。有关在模拟复位中布局通道的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"部分。
- 在不涉及数据速率或协议模式更改的通道上执行重配置时,Intel建议在重配置期间将通道发送器(仅数字)保持在复位状态。
- 在不涉及数据速率或协议模式更改的通道上执行重配置时,Intel建议在重配置期间将通道接收器(仅数字)保持在复位状态。