Intel® Cyclone® 10 GX收发器PHY用户指南

ID 683054
日期 12/28/2017
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2.6.2.1. 10GBASE-R中的XGMII时钟方案

由IEEE 802.3-2008指定的XGMII接口定义了32-bit数据和4-bit位宽的控制字符。在156.25 MHz接口时钟的正边沿和负边沿(双倍数据速率-DDR)上的MAC/RS和PCS之间提供时钟给这些字符。

收发器不支持IEEE802.3-2008规范中所定义的XGMII到MAC/RS接口,但支持MAC/RS和PCS之间的64-bit数据和8-bit控制但数据速率(SDR)接口。

图 46. 10GBASE-R配置的XGMII接口(DDR)和收发器接口(SDR)


注: IEEE 802.3-2008规范的Clause 46定义了10GBASE-R PCS和Ethernet MAC/RS之间的 XGMII接口。

10GBASE-R PHY变体的专用参考时钟输入可以运行在322.265625 MHz或644.53125 MHz。

对于10GBASE-R,TX相位补偿FIFO (PCS 数据)的读时钟和TX相位补偿FIFO (FPGA架构中的 XGMII 数据)的写时钟之间必须实现0 ppm频率。使用相同的参考时钟作为收发器专用参考时钟输入以及内核PLL(例如fPLL)的参考时钟输入以产生XGMII时钟,这样便可以实现上述目标。相同的内核PLL可用于驱动RX XGMII数据。这是因为RX时钟补偿FIFO能够处理RX恢复时钟驱动的RX PCS数据和RX XGMII数据之间的±100 ppm的频率PPM差。

注: 10GBASE-R是独立运行的单通道协议。因此,Intel建议使用预置来直接选择相应的10GBASE-R种类。如果通过Native PHY IP对其进行配置,那么通道绑定选项应处于禁用状态。根据TX抖动眼图和RX抖动容限,对多个通道启用通道绑定会降低链路性能。