Intel® Cyclone® 10 GX收发器PHY用户指南

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ID 683054
日期 12/28/2017
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1. Intel® Cyclone® 10 GX收发器PHY概述 2. 在Cyclone 10 GX收发器中实现协议 3. PLL和时钟网络 4. 收发器通道复位 5. Cyclone® 10 GX收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本文档修订历史
1. Intel® Cyclone® 10 GX收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器PHY体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Intel® Cyclone® 10 GX器件收发器布局 1.1.2. Intel® Cyclone® 10 GX器件封装详情
1.2. 收发器PHY体系结构概述 x
1.2.1. 收发器Bank体系结构 1.2.2. PHY层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块(CGB)
1.2.2. PHY层收发器组件 x
1.2.2.1. 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送(ATX) PLL 1.2.3.2. 小数分频PLL (Fractional PLL (fPLL)) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 在Cyclone 10 GX收发器中实现协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Cyclone® 10 GX收发器协议和PHY IP支持 2.4. 使用 Cyclone® 10 GX Transceiver Native PHY IP Core 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express (PIPE) 2.8. CPRI 2.9. 其他协议 2.10. 仿真收发器Native PHY IP Core
2.2. 收发器设计流程 x
2.2.1. 选择和实例化PHY IP Core 2.2.2. PHY IP Core的配置 2.2.3. 生成PHY IP Core 2.2.4. PLL IP Core的选择 2.2.5. 配置PLL IP Core 2.2.6. PLL IP Core的生成 2.2.7. 复位控制器(Reset Controller) 2.2.8. 创建重配置逻辑 2.2.9. 将PHY IP连接到PLL IP Core和Reset Controller 2.2.10. 连接数据通路(Connect Datapath) 2.2.11. 模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计功能性
2.4. 使用 Cyclone® 10 GX Transceiver Native PHY IP Core x
2.4.1. 预置(Presets) 2.4.2. 常规参数和数据通道参数 2.4.3. PMA参数 2.4.4. Enhanced PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强PCS端口 2.4.10. 标准PCS端口 2.4.11. IP Core文件位置 2.4.12. 未使用的收发器通道
2.4.9. 增强PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和帧层控制字(Metaframe Format and Framing Layer Control Word) 2.5.2. lInterlaken配置时钟和绑定 2.5.3. 如何在 Cyclone® 10 GX收发器中实现Interlaken 2.5.4. 用于Interlaken的Native PHY IP参数设置
2.5.2. lInterlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定示例 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定(TX FIFO Soft Bonding) 2.5.2.2.2. RX多通道FIFO去偏斜状态机(RX Multi-lane FIFO Deskew State Machine)
2.6. Ethernet x
2.6.1. Gigabit Ethernet (GbE) and GbE with IEEE 1588v2 2.6.2. 10GBASE-R and 10GBASE-R with IEEE 1588v2 Variants 2.6.3. 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core 2.6.4. XAUI PHY IP Core 2.6.5. 缩略语
2.6.1. Gigabit Ethernet (GbE) and GbE with IEEE 1588v2 x
2.6.1.1. 8B/10B Encoding for GbE, GbE with IEEE 1588v2 2.6.1.2. GbE, GbE with IEEE 1588v2的字对齐 2.6.1.3. 8B/10B Decoding for GbE, GbE with IEEE 1588v2 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Intel® Cyclone® 10 GX收发器中实现GbE, GbE with IEEE 1588v2 2.6.1.6. GbE and GbE with IEEE 1588v2的Native PHY IP参数设置
2.6.1.1. 8B/10B Encoding for GbE, GbE with IEEE 1588v2 x
2.6.1.1.1. GbE和采用IEEE 1588v2 的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R and 10GBASE-R with IEEE 1588v2 Variants x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在 Intel® Cyclone® 10 GX收发器中实现10GBASE-R和10GBASE-R with IEEE 1588v2 2.6.2.3. 10GBASE-R和10GBASE-R with IEEE 1588v2的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.7. PCI Express (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 支持的PIPE特性 2.7.3. 如何连接PIPE Gen1和Gen2模式的TX PLL 2.7.4. 如何在 Cyclone® 10 GX收发器中实现PCI Express (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. 用于PIPE的fPLL IP参数内核设置 2.7.7. 用于PIPE的ATX PLL IP参数设置 2.7.8. 用于PIPE的Native PHY IP端口 2.7.9. 用于PIPE的fPLL端口 2.7.10. 用于PIPE的ATX PLL端口 2.7.11. 如何对PIPE配置布局通道
2.7.2. 支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)和Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成(Transmitter Electrical Idle Generation) 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe反向并行环回(PCIe Reverse Parallel Loopback)
2.7.11. 如何对PIPE配置布局通道 x
2.7.11.1. 绑定配置中的主通道(Master Channel in Bonded Configurations)
2.8. CPRI x
2.8.1. 用于CPRI的收发器通道数据通路和时钟 2.8.2. CPRI的支持特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Cyclone® 10 GX收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. 用于CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商(Auto-Negotiation)
2.8.2. CPRI的支持特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其他协议 x
2.9.1. 使用'Basic (Enhanced PCS)'配置 2.9.2. Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS 2.9.3. 如何实现PCS Direct收发器配置规则
2.9.1. 使用'Basic (Enhanced PCS)'配置 x
2.9.1.1. 如何在 Cyclone® 10 GX收发器中实现基本(增强型PCS)收发器配置规则(Basic (Enhanced PCS) Transceiver Configuration Rules) 2.9.1.2. Basic (Enhanced PCS)的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟 2.9.1.4. 增强的PCS FIFO操作 2.9.1.5. TX数据比特滑移(TX Data Bitslip) 2.9.1.6. TX数据极性反转 2.9.1.7. RX数据比特滑移(RX Data Bitslip) 2.9.1.8. RX数据极性反转
2.9.2. Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS x
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode) 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移(RX Bit Slip) 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转(RX Bit Reversal) 2.9.2.6. RX字节反转(RX Byte Reversal) 2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO 2.9.2.8. Rate Match FIFO Basic (Double Width)模式 2.9.2.9. 8B/10B编码器和解码器(8B/10B Encoder and Decoder) 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在Basic模式下使能低延迟 2.9.2.12. TX比特滑移(TX Bit Slip) 2.9.2.13. TX极性反转 2.9.2.14. TX比特反转(TX Bit Reversal) 2.9.2.15. TX字节反转(TX Byte Reversal) 2.9.2.16. 如何在 Cyclone® 10 GX收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则 2.9.2.17. Basic，速率匹配配置的Basic的Native PHY IP参数设置
2.10. 仿真收发器Native PHY IP Core x
2.10.1. NativeLink仿真流程 2.10.2. IP仿真的脚本编程 2.10.3. 自定义仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. IP仿真的脚本编程 x
2.10.2.1. 组合仿真器设置脚本的生成
2.10.3. 自定义仿真流程 x
2.10.3.1. 如何使用Simulation Library Compiler 2.10.3.2. 自定义仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 发送器数据通路接口时钟 3.7. 接收器数据路径接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. PLL和时钟网络的使用
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时的发送PLL间距指南 3.1.2. ATX PLL 输入参考时钟 参考时钟多路复用器 N计数器 相位频率检测器（PFD） 电荷泵与环路滤波器 锁定检测器（Lock Detector） 电压控制振荡器 L计数器 M计数器 多个重配置Profile 嵌入式重配置流光器 3.1.3. fPLL 3.1.4. CMU PLL
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. PLL级联作为输入参考时钟源 3.2.4. 参考时钟网络 3.2.5. 全局时钟或内核时钟作为输入参考时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 通道绑定方案选择 3.9.4. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. PLL和时钟网络的使用 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. PLL级联实现 3.11.4. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 单通道x1 non-bonded配置的实现 3.11.1.2. 多通道x1 non-bonded配置的实现 3.11.1.3. 多通道xN non-bonded配置实现
3.11.2. Bonded配置 x
3.11.2.1. x6/xN绑定模式实现 3.11.2.2. PLL反馈补偿绑定模式的实现
4. 收发器通道复位 x
4.1. 何时需要复位? 4.2. 收发器PHY实现 4.3. 如何复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 状态或PLL锁定信号的合并 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 受复位和掉电信号影响的收发器块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 建议的复位序列
4.3.1.1. 建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件运行过程中复位接收器 4.3.1.1.3. 器件运行过程中复位收发器通道 4.3.1.1.4. 使用默认模型动态重配置通道
4.3.1.1.2. 器件运行过程中复位接收器 x
4.3.1.1.2.1. 自动锁定模式中的时钟数据恢复 4.3.1.1.2.2. 手动锁定模式中的时钟数据恢复
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件运行过程中复位发送器 4.3.2.1.2. 器件运行过程中复位接收器 4.3.2.1.3. 使用确认模型的发送器通道动态重配置 4.3.2.1.4. 使用确认模式的接收器通道动态重配置
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 4.4.4. 收发器PHY复位控制器资源利用率
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Cyclone® 10 GX收发器PHY体系结构 x
5.1. Cyclone® 10 GX PMA体系结构 5.2. Cyclone® 10 GX增强型PCS体系结构 5.3. Cyclone® 10 GX 标准型PCS体系结构
5.1. Cyclone® 10 GX PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程输出差分电压 5.1.1.2.3. 可编程预加重（Programmable Pre-Emphasis） 5.1.1.2.4. 配电网络（PDN）引发的符号间干扰（ISI）补偿 5.1.1.2.5. 可编程发送器片上端接（OCT）
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复（CDR）单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程共模电压（VCM） 5.1.2.1.2. 可编程差分片上端接（OCT） 5.1.2.1.3. 信号检测器 5.1.2.1.4. 持续时间线性均衡（CTLE） 5.1.2.1.5. 可变增益放大器（VGA） 5.1.2.1.6. 如何使能CTLE
5.1.2.1.4. 持续时间线性均衡（CTLE） x
5.1.2.1.4.1. 高增益模式
5.1.2.1.6. 如何使能CTLE x
5.1.2.1.6.1. 配置方法
5.1.2.2. 时钟数据恢复（CDR）单元 x
5.1.2.2.1. Lock-to-Reference模式 5.1.2.2.2. Lock-to-Data模式 5.1.2.2.3. CDR锁定模式
5.1.2.2.3. CDR锁定模式 x
5.1.2.2.3.1. Automatic Lock（自动锁定）模式 5.1.2.2.3.2. Manual Lock（手动锁定）模式
5.2. Cyclone® 10 GX增强型PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. 增强型PCS TX FIFO 5.2.1.2. Interlaken帧生成器 5.2.1.3. Interlaken CRC-32生成器 5.2.1.4. 64B/66B编码器和发送器状态机（TX SM） 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX变速器、TX Bitslip和极性反转
5.2.1.1. 增强型PCS TX FIFO x
5.2.1.1.1. 相位补偿（Phase Compensation）模式 5.2.1.1.2. 寄存器（Register）模式 5.2.1.1.3. Interlaken模式 5.2.1.1.4. 基本（Basic）模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器（Enhanced PCS和Standard PCS间共享） 5.2.1.5.2. 伪随机码型生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX变速器、RX Bitslip和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机（RX SM） 5.2.2.7. 伪随机码型验证程序 5.2.2.8. 10GBASE-R误码率（BER）检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. 增强型PCS RX FIFO
5.2.2.6. 64B/66B解码器和接收器状态机（RX SM） x
5.2.2.6.1. PRBS检查程序
5.2.2.10. 增强型PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器（Register）模式 5.2.2.10.3. Interlaken模式 5.2.2.10.4. 10GBASE-R模式 5.2.2.10.5. 基本模式
5.2.2.10.4. 10GBASE-R模式 x
5.2.2.10.4.1. 空闲OS删除 5.2.2.10.4.2. 空闲插入
5.3. Cyclone® 10 GX 标准型PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO（Enhanced PCS和Gen2 PCS间共享） 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列（PRBS）生成器 5.3.1.6. TX位滑动（Bit Slip）
5.3.1.1. TX FIFO（Enhanced PCS和Gen2 PCS间共享） x
5.3.1.1.1. TX FIFO低延迟模式 5.3.1.1.2. TX FIFO寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化x2模式 5.3.1.2.4. 字节串化器串化x4模式
5.3.1.3. 8B/10B编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B编码器复位条件 5.3.1.3.3. 8B/10B编码器空闲字符替换功能 5.3.1.3.4. 8B/10B编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B编码器位反转功能 5.3.1.3.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. 伪随机二进制序列（PRBS）检查程序 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO（与Enhanced PCS和PCIe Gen2 PCS共享）
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器位滑动模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器RX位反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查程序特性
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串x2模式 5.3.2.6.3. 字节解串器解串x4模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO（与Enhanced PCS和PCIe Gen2 PCS共享） x
5.3.2.7.1. RX FIFO低延迟模式 5.3.2.7.2. RX FIFO寄存器模式
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和PLL块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多个重配置Profile 6.5. 嵌入式重配置Streamer 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP核指导型重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改PMA模拟参数 6.13. 端口和参数 6.14. 动态重配置接口跨多个IP块合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Cyclone® 10 GX收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 读取重配置接口 6.2.2. 写入重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX参考时钟切换 6.11.2.2. fPLL参考时钟切换 6.11.2.3. CDR和CMU参考时钟切换
6.12. 更改PMA模拟参数 x
6.12.1. 使用直接重配置流程更改VOD，预加重 6.12.2. 使用直接重配置流程在手动模式下更改CTLE设置 6.12.3. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. Capability寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS软累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能Non Bonded设计中的PRBS数据生成器 6.16.1.2. 使能Bonded 设计中的PRBS数据生成器 6.16.1.3. 使能non bonded设计中的PRBS数据生成器 6.16.1.4. 使能bonded设计中的PRBS数据检查器 6.16.1.5. 禁用/使能PRBS码型反转
6.16.1.1. 使能Non Bonded设计中的PRBS数据生成器 x
6.16.1.1.1. 使能Non Bonded设计中PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能Bonded 设计中的PRBS数据生成器 x
6.16.1.2.1. 使能Non Bonded设计中PRBS9和PRBS31码型生成器的实例
6.16.1.3. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型模式
7. 校准 x
7.1. 使用PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. Capability寄存器 7.2.6. 速率切换标记寄存器
7.2.5. Capability寄存器 x
7.2.5.1. 构建定制门控逻辑分离tx_cal_busy和rx_cal_busy信号的规则 7.2.5.2. 校准状态的PMACapability寄存器
7.4. 用户重新校准 x
7.4.1. 需要用户重新校准的情况 7.4.2. 用户重新校准序列
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用Assignment Editor进行模拟参数设置 8.2. 通过已知约束更新Quartus设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_C10_RX_TERM_SEL
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_C10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_C10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_C10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_C10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_C10_RX_ADP_VGA_SEL
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_C10_TX_TERM_SEL 8.6.2. XCVR_C10_TX_COMPENSATION_EN 8.6.3. XCVR_C10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_C10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_C10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_C10_TX_XTX_PATH_ANALOG_MODE
9. 当前版本文档修订历史 x
9.1. 先前版本的文档修订历史
1. Intel® Cyclone® 10 GX收发器PHY概述
2. 在Cyclone 10 GX收发器中实现协议
3. PLL和时钟网络
4. 收发器通道复位
5. Cyclone® 10 GX收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 当前版本文档修订历史

3.1.2. ATX PLL

ATX PLL具有基于LC tank的电压控制振荡器（VCO）。 这些LC VCO具有不同频率范围以支持操作范围的连续性。直接驱动收发器时，ATX PLL仅支持整数模式。
图 116. ATX PLL结构图

输入参考时钟

这是PLL的专用输入参考时钟源。

此输入参考时钟可来自以下时钟源：

  • 专用参考时钟管脚
  • 参考时钟网络
  • 接收器输入管脚
  • 来自全局时钟或内核时钟网络
专用参考时钟管脚的输入参考时钟是一个差分信号。Intel建议使用专用参考时钟管脚作为输入参考时钟源，以实现最佳抖动性能。输入参考时钟必须在器件上电时保持稳定并自由运行，以实现正确的PLL操作和PLL校准。如果参考时钟在器件上电时不可用，则必须在参考时钟可用时重新校准PLL。
注： ATX PLL校准进程必须由稳定，可用的CLKUSR时钟计时。请参阅校准部分以了解关于CLKUSR时钟的更多详细信息。

参考时钟多路复用器

参考时钟（refclk）多路复用器从各种可用的参考时钟源选择PLL的参考时钟。

N计数器

N计数器对refclk mux的输出进行分频。且所支持的分频因子为1、2、4和8。

相位频率检测器（PFD）

N计数器模块输出中的参考时钟（refclk）信号和M计数器模块输出中的反馈时钟（fbclk）信号被用作供应PFD的输入。PFD的输出与refclk和fbclk输入之间的相位差异成正比。使用它将N计数器输出中的refclk信号对齐到反馈时钟（fbclk）信号。当参考时钟的下降沿先于反馈时钟的下降沿出现时，PFD生成一个"Up"信号。反之，当反馈时钟的下降沿先于参考时钟的下降沿时，PFD生成一个"Down"信号。

电荷泵与环路滤波器

电荷泵与环路滤波器（CP和LF）使用PFD输出，以生成用于VCO的控制电压。电荷泵将来自PFD的“Up”或“Down”脉冲转换成电流脉冲。电流脉冲通过一个低通滤波器被过滤到一个驱动VCO频率的控制电压。电荷泵、环路滤波器和VCO设置决定ATX PLL的带宽。

锁定检测器（Lock Detector）

锁定检测器模块会显示参考时钟和反馈时钟相位已对齐。锁定检测器生成一个高电平有效pll_locked信号以表明PLL被锁定到其输入参考时钟。

电压控制振荡器

ATX PLL中使用的是基于LC tank的电压控制振荡器（VCO）。电荷泵与环路滤波器的输出作为VCO的输入。VCO的输出频率取决于输入控制电压。输出频率根据电荷泵和环路滤波器的输出电压而进行调整。

L计数器

L计数器对ATX PLL生成的差分时钟分频。PLL的反馈路径中无L计数器。

M计数器

M计数器的输出与N计数器的输出频率相同。VCO频率由如下方程式算得：

VCO freq = 2 * M * 输入参考时钟/N

其他分频器在达到M计数器之前对VCO高速串行时钟输出(它达到M计数器之前)进行2分频。

M计数器支持的分频因子为整数频率综合模式下8到127的连续范围。

多个重配置Profile

ATX PLL IP Parameter Editor Dynamic Reconfiguration选项卡下，在Configuration Profiles部分, 可使能多个重配置profile。从而允许多个配置或ATX PLL IP的profile的参数创建，存储及分析设置。

ATX PLL IP GUI可以为给定配置生成配置文件（SystemVerilog，C header或MIF）。通过使能多个重配置的profile选项，ATX PLL IP Parameter Editor可同时为全部profile生成配置文件。此外，通过使能简化的重配置文件生成，IP Parameter Editor在经过内部比较所有profile的相应参数设置和识别各种不同后生成一个简化的配置文件。

嵌入式重配置流光器

此选项使能一个“一键式”流程以在多个配置或profile间进行重配置。需遵循的步骤如下：
  1. 多个重配置profile创建
    • 在ATX PLL IP GUI中，为每个使用多重profile功能的profile创建配置。
  2. 重配置报告文件
    • IP GUI生成的重配置报告文件包含全部已选profie的参数和寄存器设置。如果已选择简化的重配置文件项，IP参数编辑器将对比各profile间的设置并生成仅包含各种差别的简化报告文件。
  3. 在GUI中选择Enable embedded reconfiguration streamer logic以生成如下文件：
    • 执行streaming所必需的HDL文件。
    • 各profile的单个报告文件与一个具有全部profile配置数据SystemVerilog封装文件级联以用于配置ROM初始化。
  4. 生成ATX PLL IP并通过AVMM主端口控制重配置streamer。
  5. 如果通过配置PLL实现数据更改，就必须重新校准PLL。
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