Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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5.2.5.1. 使用外部PLL

  • 要使用外部PLL,需要在LVDS SERDES IP内核参考编辑器中开启Use external PLL选项。
  • 您可以生成LVDS SERDES IP的两个实例—接收器和发送器。
  • 在每个实例中,您可以使用以下数量的通道:
    • 12个发送器
    • 12个DPA或者non-DPA接收器
    • 8个soft-CDR接收器
  • 生成IOPLL Intel FPGA IP ,确保在.qsf文件中IOPLL IP列在LVDS SERDES IP的前面,以使您的设计使用正确的时钟约束进行编译。
  • 将同一PLL连接到发送器和接收器实例。您可以使用LVDS发送器实例的tx_coreclock或者LVDS接收器实例的rx_coreclock来对内核逻辑提供时钟。对于RX Soft-CDR模式,将LVDS发送器实例的tx_coreclock连接到LVDS接收器实例的ext_coreclock端口。
  • IOPLL IP的refclk端口设置I/O标准,以与LVDS SERDES IP使用的I/O标准相兼容。

请参考Connection between IOPLL IP and LVDS SERDES IP in External PLL Mode部分来了解外部PLL模式连接的LVDS SERDES IP指南。