仅对英特尔可见 — GUID: oth1551324832387
Ixiasoft
4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
仅对英特尔可见 — GUID: oth1551324832387
Ixiasoft
5.2.5.1. 使用外部PLL
- 要使用外部PLL,需要在LVDS SERDES IP内核参考编辑器中开启Use external PLL选项。
- 您可以生成LVDS SERDES IP的两个实例—接收器和发送器。
- 在每个实例中,您可以使用以下数量的通道:
- 12个发送器
- 12个DPA或者non-DPA接收器
- 8个soft-CDR接收器
- 生成IOPLL Intel FPGA IP ,确保在.qsf文件中IOPLL IP列在LVDS SERDES IP的前面,以使您的设计使用正确的时钟约束进行编译。
- 将同一PLL连接到发送器和接收器实例。您可以使用LVDS发送器实例的tx_coreclock或者LVDS接收器实例的rx_coreclock来对内核逻辑提供时钟。对于RX Soft-CDR模式,将LVDS发送器实例的tx_coreclock连接到LVDS接收器实例的ext_coreclock端口。
- 对IOPLL IP的refclk端口设置I/O标准,以与LVDS SERDES IP使用的I/O标准相兼容。
请参考Connection between IOPLL IP and LVDS SERDES IP in External PLL Mode部分来了解外部PLL模式连接的LVDS SERDES IP指南。