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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.2.3. 差分通道的管脚布局
每个GPIO sub-bank包含其各自的PLL。PLL可以驱动同一sub-bank中的所有接收器和发送器通道。然而,单独PLL不能驱动另一个I/O sub-tank中的接收器和发送器通道。
器件pin out文件中的管脚索引号0-47和管脚索引号48-95分别分配给单一GPIO bank中的顶部sub-bank和顶部sub-bank。
请参考External Memory Interface Pin Placement Requirements获得关于每个I/O bank的sub-bank安排的详细信息。驱动DPA使能的差分接收器通道的PLL
对于差分接收器,PLL能够驱动同一I/O sub-bank中的所有通道,但不能在bank之间进行驱动。
一个I/O bank中的每个差分接收器都有一个专用DPA电路,使时钟的相位对齐到其相关通道的数据相位。
DPA的使用对高速差分接收器通道的布局增加了一些限制。 Intel® Quartus® Prime compiler自动检查设计,并且在违反布局指南时发出错误信息。请遵循该指南以确保适当的高速I/O操作。
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