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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.16.1. HSPICE模型
Intel® Agilex™ 器件提供一个SPICE模型,您可以使用此模型对各种配置执行系统级仿真。
SPICE套件提供的模型支持工艺,电压和温度(PVT)范围的各种I/O功能。每个SPICE套件包含以下信息:
- 加密的晶体管和逻辑单元库模型
- 用于单端和差分I/O的加密输入或输出缓冲器电路模型
- 单端和差分样本SPICE平台
- 描述模型用法的用户指南
HSPICE模型提供对以下I/O功能仿真缓冲器行为的选项:
- 带校准和不带校准的RS OCT
- 带校准的RT OCT
- 内部弱上拉
- 开漏
- 总线保持