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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.9.1. LVDS SERDES IP可综合的 Intel® Quartus® Prime设计实例
可综合的设计实例是一个编译准备就绪的(compilation-ready) Platform Designer系统, 可以将此系统包括在 Intel® Quartus® Prime工程中。
该设计实例使用IP参考编辑中所配置的参数设置:
- 包括发送器或者接收器的基本LVDS SERDES IP系统
- 与外部PLL连接的发送器或者接收器的LVDS SERDES IP系统
图 79. 包括内部PLL的基本LVDS SERDES IP系统
如果配置IP来使用外部PLL,那么所生成的设计实例连接正确配置的IOPLL Intel® FPGA IP。
图 80. 包括外部PLL的LVDS SERDES IP系统在下图中,qsys_interface_bridge提供IOPLL IP和LVDS SERDES IP之间的Platform Designer连接。为简单起见,在其它图中没有显示此桥接。
为了演示如何配置PLL,该设计实例也提供lvds_external_pll.qsys Platform Designer文件,该文件包含独立版本的IOPLL IP配置作为一个外部PLL操作。您可以使用lvds_external_pll.qsys(修改或未修改)来构建一个外部PLL的LVDS设计。
生成和使用设计实例
要从源文件中生成可综合的 Intel® Quartus® Prime设计实例,请在设计实例目录下运行如下命令:
quartus_sh -t make_qii_design.tcl -system ed_synth
TCL脚本创建包含ed_synth.qpf项目文件的qii目录。可以在 Intel® Quartus® Prime软件中打开和编译该项目。
有关make_qii_design.tcl参数的更多信息,请运行如下命令:
quartus_sh -t make_qii_design.tcl -help