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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.1. Intel® Agilex™ 器件中的单端I/O匹配
Intel® Agilex™ 器件支持单端I/O标准的片上匹配。OCT维持信号质量,节省电路板空间,并降低外部组件成本。
图 31. RS和RT OCT下图显示了 Intel® Agilex™ 器件所支持的单端匹配方案。RT1和RT2动态地进行并行匹配,并且仅在器件接收时被使能。在双向应用中,RT1和RT2在器件接收时自动打开,并且在器件驱动时自动关闭。