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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.8.1. I/O时序分析
LVDS I/O标准使能了high-speed数据传输,实现更高的系统整体性能。要想利用快速的系统性能,必须分析这些高速信号的时序。对差分模块的时序分析不同于传统的同步时序分析技术。
Soft-CDR和DPA-FIFO模式下的接收器时序分析
DPA硬件动态地采集soft-CDR和DPA-FIFO模式中所接收的数据。对于这些模式,Timing Analyzer不执行静态的I/O时序分析。
Non-DPA模式下的接收器时序分析
在non-DPA模式中,将RSKM、TCCS和采样窗口(SW)规格用于接收数据通路中的高速源同步差分信号。
要在Timing Analyzer中获得准确的RSKM结果,可将这行代码添加到.sdc以指定RCCS的值:set ::RCCS <RCCS value in nanoseconds> 。例如: set ::RCCS 0.0。
发送器时序分析
对LVDS发送器,Timing Analyzer在 Intel® Quartus® Prime编译报告的TCCS报告(report_TCCS)中提供一个发送器通道至通道偏移(TCCS)的值,它显示了串行输出端口的TCCS值。您也可以从器件数据表中获得TCCS值。
TCCS是数据通道和TX输出时钟之间所观察到的最大偏移—最快和最慢数据输出跳变之间的差异,包括TCO的变化和时钟偏移。