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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.1.4.2.1. 发布信息
与 Intel® Quartus® Prime Design Suite软件版本一致的IP版本,最高为v19.1。自 Intel® Quartus® Prime Design Suite软件19.2或更高后,IP核将有新的IP版本方案。
IP版本方案(X.Y.Z)编号随着软件版本改变而改变。具体如下:
- X表示IP的主要版本。如果更新了Intel Quartus Prime软件,就必须重新生成IP。
- Y表示IP包含新功能。重新生成IP以包含这些新功能。
- Z表示IP包含少许更改。重新生成IP以包含这些变更。
项目 | 说明 |
---|---|
版本 | 19.3.0 |
Intel® Quartus® Prime版本 | 19.3 |
发布日期 | 2019年9月 |