Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.2.2.2.4. LVDS SERDES IP发送器设置

表 50.  Transmitter Settings选项卡
参数 条件 默认值 说明
Enable tx_coreclock port Functional mode = TX

Use external PLL = Off

On, Off On

打开以显示tx_coreclock端口,可用于驱动连接发送器的内核逻辑。

Intel建议在需要时使用tx_coreclock输出信号。

注: 要在使用外部PLL时显示tx_coreclock,需要在开启Enable tx_coreclock port之前关闭Use external PLL选项。对Enable tx_coreclock port进行更改后,可以重新开启Use external PLL
Enable tx_outclock port Functional mode = TX On, Off On

打开以显示tx_outclock端口。

  • tx_outclock端口频率取决于Tx_outclock division factor参数的设置。
  • tx_outclock_ptx_outclock_n端口的相位取决于Desired tx_outclock phase shift参数。

打开这一参数可以将每个TX接口最大数量的通道减少一个。

Desired tx_outclock phase shift (degrees) Functional mode = TX
  • 0
  • 180
  • 360
0 指定LVDS快速时钟的outclock和输出(outgoing)串行数据之间的相位关系(以度表示)。
Actual tx_outclock phase shift (degrees) 取决于Desired tx_outclock phase shift (degrees)输入。请参阅相关信息。 0

为所需的tx_outclock相移显示最接近可实现的tx_outclock相移。

Tx_outclock division factor Functional mode = TX 取决于SERDES factor输入。 2 将快速时钟频率的比率指定为tx_outclock的频率。例如:每个tx_outclock周期的最大串行转换数。