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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.2.2.2.4. LVDS SERDES IP发送器设置
参数 | 条件 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Enable tx_coreclock port | Functional mode = TX Use external PLL = Off |
On, Off | On | 打开以显示tx_coreclock端口,可用于驱动连接发送器的内核逻辑。 Intel建议在需要时使用tx_coreclock输出信号。
注: 要在使用外部PLL时显示tx_coreclock,需要在开启Enable tx_coreclock port之前关闭Use external PLL选项。对Enable tx_coreclock port进行更改后,可以重新开启Use external PLL。
|
Enable tx_outclock port | Functional mode = TX | On, Off | On | 打开以显示tx_outclock端口。
打开这一参数可以将每个TX接口最大数量的通道减少一个。 |
Desired tx_outclock phase shift (degrees) | Functional mode = TX |
|
0 | 指定LVDS快速时钟的outclock和输出(outgoing)串行数据之间的相位关系(以度表示)。 |
Actual tx_outclock phase shift (degrees) | — | 取决于Desired tx_outclock phase shift (degrees)输入。请参阅相关信息。 | 0 | 为所需的tx_outclock相移显示最接近可实现的tx_outclock相移。 |
Tx_outclock division factor | Functional mode = TX | 取决于SERDES factor输入。 | 2 | 将快速时钟频率的比率指定为tx_outclock的频率。例如:每个tx_outclock周期的最大串行转换数。 |
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