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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.1.1.3. 数据重对齐模块(Bit Slip)
在发送数据中的偏移连同由链路添加的偏移一起会导致所接收串行数据流通道至通道的偏移。如果使能DPA模块,那么接收数据被每个通道中的不同时钟相位所采样。这种差异可能会导致接收数据在通道之间未被对齐。为了对该通道到通道的偏移进行补偿,并且在每个通道上建立正确的接收字边界,每个接收通道有一个专用的数据重对齐电路通过将延迟位插入到串行流来重新对齐数据。
可选端口rx_bitslip_ctrl可以独立地通过内部逻辑控制每个接收器的位插入。数据会在rx_bitslip_ctrl的上升沿滑一个位。对rx_bitslip_ctrl信号的要求包括以下几项:
- 最小脉冲宽度是逻辑阵列中并行时钟的一个周期。
- 脉冲之间的最小时间间隔是并行时钟的一个周期。
- 此信号是一个边沿触发信号。
- 有效数据在rx_bitslip_ctrl的上升沿之后的并行时钟的四个周期后可用。
串行数据中的MSB不是并行数据中的MSB。可以使用位滑(bit slip)在并行数据上设置适当的字边界。
图 61. 数据重对齐时序下图显示了一个bit slip脉冲(解串因子设为4)之后的接收器输出(rx_out)。
数据重对齐电路有一个位滑翻转值设置成解串因子。每个通道都有一个可选的状态端口rx_bitslip_max送到FPGA逻辑,来指示预设翻转点到达的时间。
图 62. 接收器数据重对齐翻转该图显示了翻转出现前的四比特周期(four-bit cycles)的预设值。rx_bitslip_max信号脉冲一个rx_coreclock周期来表明已经出现翻转。