Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.3.5.1. 设置发送器输出时钟参数

Clock Resource Summary选项卡列出了所需频率,相移,所需时钟的占空比,连接说明以及需要在IOPLL Intel® FPGA IP设置的补偿模式。关于配置和连接外部PLL到LVDS SERDES IP的信息,请参考此选项卡。

通过这些参数可以将tx_outclock的关系指定为tx_out数据:

  • Desired tx_outclock phase shift (degrees)
  • Tx_outclock division factor

这些参数基于fast_clock(在串行数据速率上操作)设置tx_outclock的相位和频率。您可以使用下拉列表中的分频因子对tx_outclock频率进行设置。

tx_outclock边沿对齐到tx_out

对于上升沿tx_outclock边沿对齐到tx_out上串行数据的MSB,可指定0°相移。

图 56. 分频因子为8的0°边沿对齐的tx_outclock x8串行器波形


tx_outclock中心对齐到tx_out

要指定tx_outclocktx_out上串行数据的MSB之间中心对齐的关系,可指定一个180°相移。

图 57. 分频因子为8的180°中心对齐的tx_outclock x8串行器波形


  • 从0°到315°的相移值将tx_outclock的上升沿放置在tx_out数据的MSB内。
  • 从360°开始的相移值以串行位将tx_outclock的上升沿放置在MSB后。例如:540°的相移在位中心将上升沿放置在MSB后。
图 58. 分频因子为2的 180°中心对齐的tx_outclock x8串行器波形该图显示了一个x8串行因子,使用tx_outclock分频分子为2的180°相移(DDR时钟和数据关系)。