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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.8.2. FPGA时序分析
生成LVDS SERDES IP时,IP生成SERDES硬件时钟设置和IP时序分析的内核时钟。
时钟 | 时钟名称 |
---|---|
内核时钟 | <pll_instance_name>_*_outclk[*] |
LVDS快速时钟 | <pll_instance_name>_*_lvds_clk[*] |
时钟 | 时钟名程 |
---|---|
内核时钟 | <lvds_instance_name>_core_ck_name_<channel_num> |
DPA快速时钟 | <lvds_instance_name>_dpa_ck_name_<channel_num> |
为确保正确的时序分析,而不是多周期约束,IP按以下格式在rx_out上创建时钟设置:
- 对于上升沿数据— <lvds_instance_name>_core_data_out_<channel_num>_<bit>
- 对于下降沿数据— <lvds_instance_name>_core_data_out_<channel_num>_<bit>_neg
通过这些正确的时钟设置,Timing Analyzer可以正确地分析LVDS SERDES的时序–内核接口传输以及内核之中的传输。