Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.8.2. FPGA时序分析

生成LVDS SERDES IP时,IP生成SERDES硬件时钟设置和IP时序分析的内核时钟。
表 69.  Non-DPA和DPA-FIFO模式下发送器和接收器的时钟由于LVDS快速时钟的频率高于由串化因子计时的用户内核,因此这个IP也创建多周期路径约束,以便在SERDES内核接口进行适当的时序分析。
时钟 时钟名称
内核时钟 <pll_instance_name>_*_outclk[*]
LVDS快速时钟 <pll_instance_name>_*_lvds_clk[*]
表 70.  Soft-CDR模式下接收器的时钟
时钟 时钟名程
内核时钟 <lvds_instance_name>_core_ck_name_<channel_num>
DPA快速时钟 <lvds_instance_name>_dpa_ck_name_<channel_num>
为确保正确的时序分析,而不是多周期约束,IP按以下格式在rx_out上创建时钟设置:
  • 对于上升沿数据— <lvds_instance_name>_core_data_out_<channel_num>_<bit>
  • 对于下降沿数据— <lvds_instance_name>_core_data_out_<channel_num>_<bit>_neg

通过这些正确的时钟设置,Timing Analyzer可以正确地分析LVDS SERDES的时序–内核接口传输以及内核之中的传输。