Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.2.2.2.3. LVDS SERDES IP接收器设置

表 47.  Receiver Settings选项卡 — Bitslip Settings
参数 条件 默认值 说明
Enable bitslip mode Functional mode = RX Non-DPA or RX DPA-FIFO or RX Soft-CDR On, Off Off

打开以添加位滑模块到接收器数据路径,并显示rx_bitslip_ctrl端口(每通道1个输入)。

rx_bitslip_ctrl信号的每个置位都会添加1位的串行延迟到指定通道的数据路径。

注: 为使IP仿真驱动程序正常运行,必须使能此参数。
Enable rx_bitslip_reset port Enable bitslip mode = On On, Off Off 打开以显示可用于复位位滑的rx_bitslip_reset端口(每通道1个输入)。
Enable rx_bitslip_max port Enable bitslip mode = On On, Off Off

打开以显示rx_bitslip_max端口(每通道1个输出)。

置位时,rx_bitslip_ctrl的下一个上升沿将位滑的延迟复位至0。

Bitslip rollover value 此值根据SERDES factor参数输入而变化。 Deserialization factor

指定位滑(bit slip)可以注入的最大延迟。

当位滑(bit slip)到达指定值时,它翻转并置位rx_bitslip_max signal

翻转(rollover)值自动设置为解串因子。

表 48.  Receiver Settings选项卡—DPA Settings
参数 条件 默认值 说明
Enable rx_dpa_reset port Functional mode = RX DPA-FIFO or RX Soft-CDR On, Off Off

打开以显示rx_dpa_reset端口,可用于独立地复位每个通道的DPA逻辑。

(前称为rx_reset。)

Enable rx_fifo_reset port Functional mode = RX DPA-FIFO On, Off Off 打开以使用逻辑来驱动rx_fifo_reset端口对DPA-FIFO模块进行复位。
Enable rx_dpa_hold port Functional mode = RX DPA-FIFO On, Off Off

打开以显示rx_dpa_hold输入端口(每通道1个输入)。

如果设置为高电平,那么相应通道的DPA逻辑不会切换采集相位。

(前称为rx_dpll_hold。)

Enable DPA loss of lock on one change Functional mode = RX DPA-FIFO or RX Soft-CDR On, Off Off
  • On—当DPA从最初锁定位置更改相位选择时,IP驱动rx_dpa_locked信号至低电平。当DPA将相位选择更改回最初锁定位置时,IP驱动rx_dpa_locked信号至高电平。
  • Off—当DPA以相同的方向从最初锁定位置移出两个相位时,IP驱动rx_dpa_locked信号至低电平。当DPA将相位选择更改成在一个相位内或相同相位作为最初锁定位置时,IP驱动rx_dpa_locked信号至高电平。

置低rx_dpa_locked不表示数据无效。相反,它表明DPA已经更改相位抽头来跟踪inclockrx_in数据之间的变化。

Intel建议使用数据检查器来验证数据的准确性。

Enable DPA alignment only to rising edges of data Functional mode = RX DPA-FIFO or RX Soft-CDR On, Off Off
  • On—DPA逻辑仅计数输入串行数据的上升沿
  • Off—DPA逻辑计数上升沿和下降沿
注: Intel建议仅将这一端口用于高抖动系统,并在典型应用中关闭它。
(Simulation only) Specify PPM drift on the recovered clock(s) 指定LVDS SERDES IP仿真模型应该添加的相移数来恢复rx_divfwdclks
注: Intel® Quartus® Prime软件的后续版本将会支持这一功能。
表 49.  Receiver Settings选项卡—Non-DPA Settings
参数 条件 默认值 说明
Desired receiver inclock phase shift (degrees) 指定LVDS快速时钟的度数,相对于输入串行数据的跳变,inclock的理想相位延迟。例如:指定180°意味着inclock为中心对齐到输入数据。
Actual receiver inclock phase shift (degrees)

取决于fast_clockinclock频率。请参考相关的信息。

将最接近可实现的接收器inclock相移指定为所需的接收器inclock相移。