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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.1.1. Intel® Agilex™ 器件的接收器模块
Intel® Agilex™ 差分接收器包含以下几个硬件模块:
- DPA模块
- 同步器
- 数据重对齐模块(bit slip)
- 解串器
图 59. 接收器结构图下图显示了接收器的硬件结构。在SDR和DDR模式中,来自IOE的数据宽度分别是1和2位。解串器包括移位寄存器和并行加载寄存器,最多发送10位到内部逻辑。