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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.6. GPIO Intel® FPGA IP设计实例
GPIO IP可以生成与参数编辑器中的IP配置匹配的设计实例。可以将这些设计实例用作例化IP和复查仿真中预期行为的参考。
您可以从GPIO IP参数编辑生成设计实例。完成所需的参数设置后,点击Generate Example Design。IP在所指定的目录下生成设计实例的源文件。
图 30. 所生成的设计实例目录中的源文件
注: .qsys文件仅在设计实例生成期间用于内部使用。不能编辑这些.qsys文件。