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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.5.3. 全速率或半速率DDIO输出寄存器
输出侧的全速率或半速率DDIO输出寄存器是相同的。
命令 | 命令示例 | 说明 |
---|---|---|
create_clock and create_generated_clock | create_clock -name ddio_out_fr_clk -period "200 MHz" ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk |
生成DDI的时钟以及发送的时钟。 |
set_output_delay | set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data |
指示Timing Analyzer对比输出时钟进行正负数据的分析。 |
set_false_path | set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk |
指示Timing Analyzer根据输出时钟的下降沿来忽略源时钟的上升沿,以及根据输出时钟的上升沿忽略源时钟的下降沿。 |