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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.3. 可编程开漏输出(Programmable Open-Drain Output)
Intel® Agilex™ 器件支持1.2 V LVCMOS I/O标准上的开漏输出。当逻辑到输出缓冲处于高电平时,可编程开漏输出对输出提供高阻抗状态。如果逻辑到输出缓冲处于低电平时,输出则为低阻抗状态。
您可以附加几个开漏输出到线上。这种连接方式与逻辑OR功能相似,通常被称为active-low wired-OR电路。如果至少一个输出处于逻辑0状态(active),那么电路会吸收电流并使线路处于低电平。
如果将多个器件连接到一条总线,那么可以使用开漏输出。例如,您可以将开漏输出用于可以由任何器件置位或用作中断的系统级控制信号。
请勿将输出电压拉高于VI (DC)电平。Intel建议您执行HSPICE仿真,以验证所选拓扑中的输出电压。确保输出电压满足接收器件的VIH和VIL要求。