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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.5.5. 时序收敛指南
对于GPIO输入寄存器,如果不设置输入延迟链,那么输入I/O传输很可能保持时间失败。这一失败是由时钟延迟大于数据延迟而导致的。
不过,如果I/O PLL驱动GPIO输入寄存器的时钟(简单的寄存器或者DDIO模式),那么可以将补偿模式设置成源同步模式。Fitter自动配置 I/O PLL,以提高输入I/O时序分析的建立和保持裕量。
对于GPIO输出和输出使能寄存器,可以使用输出和输出使能延迟链添加延迟到输出数据和时钟。
- 如果观察到建立时间违规,则可以增加输出时间延迟链设置。
- 如果观察到保持时间违规,则可以增加输出数据延迟链设置。