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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.6. External PLL模式的 Intel® Agilex™ LVDS接口
LVDS SERDES IP参数编辑器提供了一个Use External PLL选项来实现LVDS接口的选项。通过使能此选项,您能够控制PLL设置,例如动态重配置PLL以支持不同的数据速率,动态相移以及其它设置。
当对LVDS SERDES IP发送器和接收器使能Use External PLL选项时,需要来自 Intel® FPGA IP的以下信号:
- LVDS SERDES IP发送器和接收器的SERDES的串行时钟(快速时钟)输入
- LVDS SERDES IP发送器和接收器的SERDES的加载使能
- 用于对发送器FPGA架构逻辑提供时钟的并行时钟(内核时钟)以及用于接收器的并行时钟
- LVDS SERDES IP接收器的异步PLL复位端口
- LVDS SERDES IP接收器的DPA和soft-CDR模式下的PLL VCO信号
LVDS SERDES IP参考编辑器中的Clock Resource Summary选项卡提供了上述列表中信号的详细信息。
您必须例化一个IOPLL IP来生成各种时钟和加载使能信号。请在IOPLL IP参数编辑器中配置这些设置:
- 根据下表在PLL选项卡中设置Compensation Mode选项
- 在PLL选项卡中设置Output Clocks选项
- 在Settings选项卡中将Access to PLL LVDS_CLK/LOADEN output port选项设置成Enable LVDS_CLK/LOADEN 0 & 1
LVDS功能模式 | IOPLL IP设置 |
---|---|
TX, RX DPA, RX Soft-CDR | Direct mode |
RX non-DPA | LVDS compensation mode |
注: 如果将external PLL用于跨越多个I/O bank的宽发送器接口,那么只有来自external PLL的第二对时钟(由"[1]"索引)有效。