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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.6. 可编程预加重
VOD设置和驱动器输出阻抗对高速传输信号的输出电流限制进行设置。在高频率时,在下一个沿到达前,摆率或许不够快达到VOD电平,从而产生一个码型依赖抖动(pattern-dependent jitter)。通过预加重,信号变化时,输出电流能迅速提升,从而增大输出摆率。
预加重提升输出信号高频分量的振幅,从而有助于补偿传输线上的频率相关衰减。与信号反射导致的过冲不同,由额外电流导致的过冲仅在状态切换期间发生,从而增大输出摆率,并且没有振铃。所需的预加重数量取决于传输线上的高频分量衰减。
图 4. 可编程预加重该图显示了带预加重的真差分输出。