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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.3.2. DPA模式
DPA模块从I/O PLL生成的八个快速时钟中选择一个最佳时钟(dpa_fast_clock)。
串行dpa_fast_clock信号用于对同步器写入串行数据。串行fast_clock信号用于从同步器,数据重对齐和解串器模块读取串行数据。
在DPA模式下,DPA FIFO将重新定时的数据同步到高速SERDES时钟域。DPA时钟在初始锁定周期期间可能会移相。要避免由FIFO写指针造成渗到读指针的数据贯通的情况,请保持FIFO处于复位状态直到DPA锁定。
图 68. DPA模式中的接收器数据通路下图显示了DPA模式数据通路。此图中的所有接收器硬件模块都是有效的。
注: 在DPA模式中,必须将一个SERDES实例的所有接收器通道布局在一个I/O sub-bank中。因为每个I/O sub-bank最多包含12个True Signaling I/O 缓冲器接收器对,每个SERDES实例最多可以支持12个DPA通道。