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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.1.1.1. RS OCT
Intel® Agilex™ 器件支持单端和电压参考I/O标准的带校准和不带校准的RS OCT。
OCT方案 | 说明 |
---|---|
不带校准的RS |
|
带校准的RS |
|
图 32. 不带校准的RS OCT该图显示了RS作为输出晶体管固有的阻抗。
图 33. 带校准的RS OCT该图显示了RS作为输出晶体管固有的阻抗。
I/O标准 | 不带校准的RS OCT (Ω) | 带校准的RS OCT (Ω) |
---|---|---|
1.2 V LVCMOS | 34, 40 (Default) | 34, 40 |
SSTL-12 | 34, 40 | 34, 40 (Default) |
POD12 | 34, 40 | 34 (Default), 40 |
HSTL-12 | 34, 40 | 34, 40 (Default) |
HSUL-12 | 34, 40 | 34, 40 (Default) |
Differential SSTL-12 | 34, 40 | 34, 40 (Default) |
Differential POD12 | 34, 40 | 34 (Default), 40 |
Differential HSTL-12 | 34, 40 | 34, 40 (Default) |
Differential HSUL-12 | 34, 40 | 34, 40 (Default) |