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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.16.2. 净长报告(Net Length Reports)
净长信息包括从芯片焊盘到封装管脚的封装走线延迟信息。FPGA封装中的每个管脚都有自己的净长信息。此信息对于执行电路板走线补偿以优化电路板设计中的通道间偏斜非常重要。
您可以从Tools, Models, and Libraries下的Board Design Guidelines Solutions Center得到 Intel® Agilex™ 器件的净长报告。