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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
5.1.1. VREF源和VREF管脚
5.1.2. 基于VCCIO_PIO电压的I/O标准实现
5.1.3. OCT校准模块要求
5.1.4. 布局要求
I/O管脚布局限制
I/O管脚布局指南
5.1.5. 同步切换噪声(SSN)
5.1.6. 特殊管脚要求
5.1.7. 外部存储器接口管脚布局要求
5.1.8. HPS共享I/O要求
5.1.9. 时钟要求
5.1.10. SDM共享I/O要求
5.1.11. 配置管脚
5.1.12. 未使用的管脚
5.1.13. 电源排序期间GPIO管脚的准则
5.1.14. 最大DC电流限制
5.1.15. 1.2 V I/O接口电压电平兼容性
5.1.16. I/O仿真
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5.1.4. 布局要求
I/O管脚布局限制
以下是 Intel® Agilex™ 器件的管脚布局要求:
- 只有DQS管脚支持差分电压参考的输入标准。
- 每个x4 DQ group共享同一个OE,Reset和时钟使能信号,因此不能拆分x4 DQ group中的OE,Reset或者时钟使能信号。请参考 Intel® Agilex™ 器件pin-out文件来获得DQ group的更多信息。请参考 GPIO Intel® FPGA IP接口信号部分来获得OE,Reset和时钟使能信号的列表。
图 84. Pinout文件中x4 DQ Group的OE,Reset和Clock Enable信号共享实例
I/O管脚布局指南
以下是I/O标准选择和I/O bank电源兼容性检查的指南:
- 对每个I/O管脚选择一个合适的信号类型和I/O标准。I/O bank位于器件的顶部和底部外设的行中。每个I/O sub-bank包含其各自的PLL,DPA和SERDES电路。
- 确保所选的I/O标准在目标I/O bank中受支持。
- 将共享电压电平的I/O管脚布局在同一I/O bank中。
- 验证每个I/O bank中的所有输出信号是否都将以bank的I/O电压电平驱出。
- 验证每个I/O bank中的所有参考电压信号是否都将使用bank的VREF电压电平