Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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文档目录

5.1.4. 布局要求

I/O管脚布局限制

以下是 Intel® Agilex™ 器件的管脚布局要求:
  • 只有DQS管脚支持差分电压参考的输入标准。
  • 每个x4 DQ group共享同一个OE,Reset和时钟使能信号,因此不能拆分x4 DQ group中的OE,Reset或者时钟使能信号。请参考 Intel® Agilex™ 器件pin-out文件来获得DQ group的更多信息。请参考 GPIO Intel® FPGA IP接口信号部分来获得OE,Reset和时钟使能信号的列表。
图 84. Pinout文件中x4 DQ Group的OE,Reset和Clock Enable信号共享实例

I/O管脚布局指南

以下是I/O标准选择和I/O bank电源兼容性检查的指南:
  • 对每个I/O管脚选择一个合适的信号类型和I/O标准。I/O bank位于器件的顶部和底部外设的行中。每个I/O sub-bank包含其各自的PLL,DPA和SERDES电路。
  • 确保所选的I/O标准在目标I/O bank中受支持。
  • 将共享电压电平的I/O管脚布局在同一I/O bank中。
  • 验证每个I/O bank中的所有输出信号是否都将以bank的I/O电压电平驱出。
  • 验证每个I/O bank中的所有参考电压信号是否都将使用bank的VREF电压电平