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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.1. LVDS SERDES接收器模块
此接收器具有一个差分缓冲和I/O PLL,可在发送器与接收器、DPA 模块、同步器、数据重对齐模块和解串器之间共享。True Differential Signaling缓冲器可接收LVDS、mini-LVDS和RSDS和LVPECL兼容信号。您可以在 Intel® Quartus® Prime software Assignment Editor或者.qsf中静态地将接收器管脚的I/O标准设置成True Differential Signaling。
注: 驱动SERDES通道的PLL必须要在整数PLL模式下进行操作。如果旁路解串器,则无需PLL。
专用电路/功能 | 说明 |
---|---|
差分I/O缓冲器 | 支持与LVDS、RSDS、Mini-LVDS和LVPECL兼容的True Differential Signaling |
SERDES | 高达10-bit宽的解串器 |
锁相环(PLL) | 对数据同步器生成一个时钟的不同相位 |
数据重对齐(Bit slip) | 将位延迟插入到串行数据中 |
DPA | 选择一个最接近串行数据相位的相位 |
同步器(FIFO缓冲器) | 对数据与接收器的输入参考时钟之间的相位差异进行补偿。 |
偏移调整 | 手动 |
片上匹配(OCT) | True Differential Signaling I/O标准的100 Ω |