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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.5.3. 复位DPA
如果出现数据损坏,那么要复位DPA电路。
- 置位rx_dpa_reset信号来复位整个DPA模块。复位整个DPA模块后,DPA必须在采集数据之前进行重新训练。
也可以通过仅复位同步FIFO来修复损坏数据,而无需复位DPA电路,这意味着系统继续操作而无需重新训练DPA。要复位同步FIFO,可置位rx_fifo_reset信号。
- 置位rx_dpa_locked后,LVDS SERDES IP准备好采集数据。DPA查找最佳样本位置来采集每个位。
Intel建议您在置位rx_dpa_locked后触发rx_fifo_reset信号。触发rx_fifo_reset确保了同步FIFO与最佳时序一起设置来传输DPA和高速LVDS时钟域之间的DPA。
- 使用自定义逻辑来控制channel-by-channel基础上的rx_bitslip_ctrl信号,建立字边界。
可以独立于PLL或DPA电路操作之外,随时复位位滑电路。要复位位滑电路,请使用rx_bitslip_reset信号。