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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.2.1. 接收器输入时钟参数设置
non-DPA模式下使用SERDES接收器采样源同步数据,必须指定inclock和rx_in数据之间的相位关系。
可以在Desired receiver inclock phase shift (degrees)参数设置中指定inclock至rx_in的相位关系值。该值必须可被45整除。如果不能被45整除,则实际相移出现在Actual receiver inclock phase shift (degrees)参数设置中。
边沿对齐inclock到rx_in
对上升沿inclock边沿对齐到rx_in数据,指定0°作为所需接收器时钟相移。指定为0°相移,则根据要求的相移在SERDES接收器处将PLL从fast_clock设置到中心。
图 64. 单速率时钟的0°边沿对齐 inclock x8解串器波形
相对于fast_clock,所指定的相移以串行数据速率运行。使用0°至360°的相移值指定单个位周期内inclock的上升沿。如果指定的相移值大于360°,则并行数据内的MSB位置将会改变。
如下等式确定最大相移值:(每inclock周期的fast_clock周期数 x 360)– 1。
注: 默认情况下,串行数据中的MSB不是并行数据中的MSB。可使用位滑动在并行数据上设置适当的字边界。
中心对齐inclock到rx_in
要指定inclock和rx_in间的中心对齐关系,可指定一个180°相移。
图 65. 单速率时钟的180°中心对齐inclock x8解串器波形
您指定的inclock至rx_in的相移关系与inclock频率无关。
要指定中心对齐的DDR inclock到rx_in关系,请指定一个180°相移。
图 66. DDR时钟的180°中心对齐的inclock x8解串器波形
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