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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.8. LVDS SERDES IP时序
使用 Intel® Quartus® Prime软件生成所需的时序约束,对 Intel® Agilex™ 器件中的LVDS SERDES IP执行适当的时序分析。
时序组件 | 说明 |
---|---|
源同步路径 | 源同步路径是时钟和数据信号从发送器件传输到接收器件的路径。例如:
|
动态相位对齐路径 | 一个DPA模块在soft-CDR和DPA-FIFO模式下寄存I/O采集路径。DPA模块从PLL VCO时钟中动态地选择最好的相位来锁存输入数据。 |
内部FPGA路径 | 内部FPGA路径是FPGA架构内的路径:
Timing Analyzer报告相应的时序裕量。 |
文件名 | 说明 |
---|---|
<variation_name>_altera_lvds_core14_191_<random_id>.sdc | 这个.sdc文件支持 Intel® Quartus® Prime Fitter使用时序驱动的编译来优化时序裕量。这个文件也支持Timing Analyzer对设计时序进行分析。 IP使用.sdc进行如下操作:
您可以在IP生成期间生成的.qip中找到这个文件。 |
sdc_util.tcl | 这个.tcl文件是.sdc使用的函数和程序库。 |