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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.14. 最大DC电流限制
Intel® Agilex™ 器件的每个I/O管脚(IOUT)的DC输出电流的绝对最大额定值是–15到+15 mA。
对所有的I/O标准和所支持的可编程配置, Intel® Agilex™ 器件符合VCCIO Electro-Migration (EM)规则和IR置放目标(drop target)—确保了器件生命周期的可靠性。
关于DC电流规范的更多信息,请参考 Intel® Agilex™ 器件数据表。
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