仅对英特尔可见 — GUID: zts1574325230096
Ixiasoft
4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
仅对英特尔可见 — GUID: zts1574325230096
Ixiasoft
4.9.2. LVDS SERDES IP仿真设计实例
仿真设计实例使用LVDS SERDES IP参数设置来构建连接到一个不可综合的仿真驱动器的IP实例。
通过这个设计实例,使用单个命令可以运行仿真。这取决于所使用的仿真器。此仿真演示了如何使用LVDS SERDES IP。
注: 不可综合的仿真驱动程序适用于发送器或接收器模式。然而,要在任何接收器模式下运行,驱动程序就需要位滑(bitslip)。
图 81. LVDS SERDES IP仿真
生成和使用设计实例
要从源文件中为Verilog仿真器生成仿真设计实例,请在设计实例目录下运行如下命令:
quartus_sh -t make_sim_design.tcl VERILOG要从源文件中为VHDL仿真器生成仿真设计实例,请在设计实例目录下运行如下命令:
quartus_sh -t make_sim_design.tcl VHDLTCLL脚本创建一个包含子目录的sim目录 — 每个支持的仿真工具一个。可以在相应的目录下找到每个仿真工具的脚本。