Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.4.2. 对LVDS SERDES接收器提供时钟

I/O PLL接收外部时钟输入,并生成同一时钟的不同相位。DPA模块自动从I/O PLL中选择一个时钟,并对齐每个通道上的输入数据。

同步器电路是一个1-bit宽乘6-bit深的FIFO缓冲器,它对DPA模块与数据重对齐模块之间的相位差异进行补偿。如果需要,用户控制的数据重对齐电路在串行位流中插入一个单一比特或者多比特延迟,以对齐到字边界。解串器包括移位寄存器和并行加载寄存器,最多发送10位到内部逻辑。

连接到发送器和接收器SERDES通道的物理介质可能会导致串行数据与源同步时钟之间的偏移。每个SERDES通道与时钟之间的瞬间偏移也随着数据和时钟信号上的抖动(从接收器观测到的)变化而变化。三种不同的模式—non-DPA、DPA和soft-CDR—提供了不同的选项以克服源同步时钟(non-DPA,DPA)/参考时钟(soft-CDR)与串行数据之间的偏移。

Non-DPA模式使您能够静态地选择源同步时钟与接收的串行数据之间的最佳相位对偏移进行补偿。在DPA模式中,DPA电路自动选择最佳相位,以补偿源同步时钟和接收串行数据之间的偏移。Soft-CDR模式对芯片到芯片的同步和异步应用,以及SGMII协议的短距离板级到板级应用提供了机会。

注: 仅non-DPA模式需要手动偏移调整。