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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.6.1. GPIO Intel FPGA IP Synthesizable Intel® Quartus® Prime设计实例
可综合的设计实例是一个编译准备就绪的(compilation-ready) Platform Designer系统, 可以将此系统包括在 Intel® Quartus® Prime工程中。
生成和使用设计实例
要从源文件中生成可综合的 Intel® Quartus® Prime设计实例,请在设计实例目录下运行下面的命令:
quartus_sh -t make_qii_design.tcl
要指定所要使用的正确器件,请运行下面的命令:
quartus_sh -t make_qii_design.tcl [device_name]
TCL脚本创建包含ed_synth.qpf工程文件的qii目录。可以在 Intel® Quartus® Prime软件中打开和编译这个工程。